JPH07253895A - 複数ビット同時演算による高速除算器 - Google Patents
複数ビット同時演算による高速除算器Info
- Publication number
- JPH07253895A JPH07253895A JP6070042A JP7004294A JPH07253895A JP H07253895 A JPH07253895 A JP H07253895A JP 6070042 A JP6070042 A JP 6070042A JP 7004294 A JP7004294 A JP 7004294A JP H07253895 A JPH07253895 A JP H07253895A
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- Japan
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- circuit
- data
- bit
- input
- parallel
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Abstract
(57)【要約】
【目的】 複数ビットを同時に入力して演算することに
より除算速度を高速化し、かつシリアル／パラレル変換
器等を不要にする。 【構成】 ８ビットパラレルの入力データＩ０〜Ｉ７と
Ｄ−ＦＦ回路４に記憶されている３ビットのデータＸ０
〜Ｘ２を用いて、ＥＸ−ＯＲ回路１〜３によりＩ０＋Ｉ
２＋Ｉ３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６
＋Ｘ０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２をそれぞ
れ演算する。ＥＸ−ＯＲ回路１〜３の演算結果はＤ−Ｆ
Ｆ回路４を経て剰余Ｘ０’〜Ｘ２’としてパラレルに出
力される。
より除算速度を高速化し、かつシリアル／パラレル変換
器等を不要にする。 【構成】 ８ビットパラレルの入力データＩ０〜Ｉ７と
Ｄ−ＦＦ回路４に記憶されている３ビットのデータＸ０
〜Ｘ２を用いて、ＥＸ−ＯＲ回路１〜３によりＩ０＋Ｉ
２＋Ｉ３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６
＋Ｘ０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２をそれぞ
れ演算する。ＥＸ−ＯＲ回路１〜３の演算結果はＤ−Ｆ
Ｆ回路４を経て剰余Ｘ０’〜Ｘ２’としてパラレルに出
力される。
Description
【０００１】
【産業上の利用分野】本発明は入力データの除算を行う
除算器に関するものである。
除算器に関するものである。
【０００２】
【従来の技術】デジタル伝送、デジタル記録等の誤り検
出や誤り訂正に用いられる巡回符号（ＣＲＣ，ＢＣＨ，
リード−ソロモン）等では、ガロア体の除算が行われ
る。例えばＣＲＣは、情報ビットを多項式で表現し、こ
の多項式を生成多項式と呼ばれる所定の多項式で除算
し、その剰余を検査ビットとして情報ビットの後に付加
して伝送又は記録する。そして、受信側あるいは再生側
では情報ビットと検査ビットを含めたデータを生成多項
式で除算する。このとき、符号誤りがなければ剰余＝０
となり、符号誤りがあれば剰余≠０となるので、誤りの
検出ができる。
出や誤り訂正に用いられる巡回符号（ＣＲＣ，ＢＣＨ，
リード−ソロモン）等では、ガロア体の除算が行われ
る。例えばＣＲＣは、情報ビットを多項式で表現し、こ
の多項式を生成多項式と呼ばれる所定の多項式で除算
し、その剰余を検査ビットとして情報ビットの後に付加
して伝送又は記録する。そして、受信側あるいは再生側
では情報ビットと検査ビットを含めたデータを生成多項
式で除算する。このとき、符号誤りがなければ剰余＝０
となり、符号誤りがあれば剰余≠０となるので、誤りの
検出ができる。
【０００３】図３はＣＲＣにおいて入力データを生成多
項式で除算する回路の構成を示す。この図において、入
力データは周波数ｆのクロックに同期して順次除算器２
１へ入力され除算が行われると同時に、そのままセレク
タ２２から出力される。所定単位、例えば８ビットのデ
ータが除算器２１へ入力される毎にセレクタ２２が切り
替わり、剰余が出力される。
項式で除算する回路の構成を示す。この図において、入
力データは周波数ｆのクロックに同期して順次除算器２
１へ入力され除算が行われると同時に、そのままセレク
タ２２から出力される。所定単位、例えば８ビットのデ
ータが除算器２１へ入力される毎にセレクタ２２が切り
替わり、剰余が出力される。
【０００４】例えば生成多項式がＸ3 ＋Ｘ2 ＋１の場合
の除算器の構成は図４のようになる。ここで３１〜３３
はＤ−フリップフロップ回路（以下「Ｄ−ＦＦ回路」と
いう）、３４，３５は排他的論理和（Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲ）回路（以下「ＥＸ−ＯＲ回路」という）であ
る。入力データはクロックに同期して順次Ｄ−フリップ
フロップ３１から３２，３３へシフトされると共にＥＸ
−ＯＲ回路３４，３５においてＤ−ＦＦ回路３３の出力
データと演算される。
の除算器の構成は図４のようになる。ここで３１〜３３
はＤ−フリップフロップ回路（以下「Ｄ−ＦＦ回路」と
いう）、３４，３５は排他的論理和（Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲ）回路（以下「ＥＸ−ＯＲ回路」という）であ
る。入力データはクロックに同期して順次Ｄ−フリップ
フロップ３１から３２，３３へシフトされると共にＥＸ
−ＯＲ回路３４，３５においてＤ−ＦＦ回路３３の出力
データと演算される。
【０００５】また、リード−ソロモン符号は、ワード単
位、例えば８ビット単位の情報ワードに対して所定の連
立方程式を解いてパリティワードを求め、それを情報ワ
ードと共にワード単位で伝送又は記録する。そして、受
信側あるいは再生側では、連立方程式に対応したシンド
ロームを計算し、誤りを検出する。
位、例えば８ビット単位の情報ワードに対して所定の連
立方程式を解いてパリティワードを求め、それを情報ワ
ードと共にワード単位で伝送又は記録する。そして、受
信側あるいは再生側では、連立方程式に対応したシンド
ロームを計算し、誤りを検出する。
【０００６】
【発明が解決しようとする課題】このように、ＣＲＣや
リード−ソロモン符号による誤り検出や訂正に用いる除
算は符号単位で行われる。したがって、例えば８ビット
符号のリード−ソロモン符号による誤り訂正回路と１ビ
ット符号のＣＲＣによる誤り訂正回路を組み合わせて使
用する場合、これらの誤り訂正回路間でデータのシリア
ル／パラレル変換又はパラレル／シリアル変換が必要と
なる。また、クロック信号も１ビットデータに同期した
クロックとその１／８の周期のクロックの２種類のクロ
ックが必要になる。
リード−ソロモン符号による誤り検出や訂正に用いる除
算は符号単位で行われる。したがって、例えば８ビット
符号のリード−ソロモン符号による誤り訂正回路と１ビ
ット符号のＣＲＣによる誤り訂正回路を組み合わせて使
用する場合、これらの誤り訂正回路間でデータのシリア
ル／パラレル変換又はパラレル／シリアル変換が必要と
なる。また、クロック信号も１ビットデータに同期した
クロックとその１／８の周期のクロックの２種類のクロ
ックが必要になる。
【０００７】このため、回路が複雑になると共に、最大
動作速度は一番早い前者のクロックの動作速度で決まっ
てしまう。また、コンピュータ等から８ビット以上を単
位とするデータを取り込む場合にも、１ビット単位の除
算を行うときには、データのパラレル／シリアル変換が
必要になる。
動作速度は一番早い前者のクロックの動作速度で決まっ
てしまう。また、コンピュータ等から８ビット以上を単
位とするデータを取り込む場合にも、１ビット単位の除
算を行うときには、データのパラレル／シリアル変換が
必要になる。
【０００８】本発明はこのような課題を解決するために
なされたものであって、複数ビットを同時に入力して除
算することにより、回路構成の単純化と動作の高速化を
実現すると共にシリアル／パラレル変換等を不要にした
除算器を提供することを目的とする。
なされたものであって、複数ビットを同時に入力して除
算することにより、回路構成の単純化と動作の高速化を
実現すると共にシリアル／パラレル変換等を不要にした
除算器を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明に係る除算器は、入力データに対してｎ通り
（ただし、ｎは２以上の整数）の論理和を演算するｎ個
の論理和演算回路と、これらｎ個の論理和演算回路のｎ
個のパラレル出力を個別に保持するデータ保持回路とを
有し、前記ｎ個の論理和演算回路は外部から入力される
ｍビット（ただし、ｍは２以上の整数）のパラレルデー
タと前記データ保持回路から入力されるｎビットのパラ
レルデータを基に論理和を演算し、ｎビットの剰余をパ
ラレルに出力することを特徴とするものである。
に、本発明に係る除算器は、入力データに対してｎ通り
（ただし、ｎは２以上の整数）の論理和を演算するｎ個
の論理和演算回路と、これらｎ個の論理和演算回路のｎ
個のパラレル出力を個別に保持するデータ保持回路とを
有し、前記ｎ個の論理和演算回路は外部から入力される
ｍビット（ただし、ｍは２以上の整数）のパラレルデー
タと前記データ保持回路から入力されるｎビットのパラ
レルデータを基に論理和を演算し、ｎビットの剰余をパ
ラレルに出力することを特徴とするものである。
【００１０】また、外部から入力されるｍビットのパラ
レルデータとデータ保持回路から入力されるｎビットの
パラレルデータを基に、入力データに対してｍ通りの論
理和を演算するｍ個の論理和演算回路をさらに有するこ
とを特徴とするものである。そして、論理和演算回路は
排他的論理和を演算することを特徴とする。
レルデータとデータ保持回路から入力されるｎビットの
パラレルデータを基に、入力データに対してｍ通りの論
理和を演算するｍ個の論理和演算回路をさらに有するこ
とを特徴とするものである。そして、論理和演算回路は
排他的論理和を演算することを特徴とする。
【００１１】
【作用】本発明に係る除算器によれば、論理和演算回路
は外部から入力されるｍビットのパラレルデータとデー
タ保持回路から入力されるｎビットのパラレルデータを
基に論理和を演算し、ｎビットの剰余をパラレルに出力
する。
は外部から入力されるｍビットのパラレルデータとデー
タ保持回路から入力されるｎビットのパラレルデータを
基に論理和を演算し、ｎビットの剰余をパラレルに出力
する。
【００１２】
【実施例】まず本発明の原理について説明する。ここで
は簡単のため、図４に示した生成多項式がＸ3 ＋Ｘ2 ＋
１の場合の３ビット除算器で８ビットのデータＩ０〜Ｉ
７の除算を行う場合の動作を考える。この除算器の時刻
Ｔ０〜Ｔ８における入力及び各Ｄ−ＦＦ回路３１〜３３
の出力は図５のようになる。
は簡単のため、図４に示した生成多項式がＸ3 ＋Ｘ2 ＋
１の場合の３ビット除算器で８ビットのデータＩ０〜Ｉ
７の除算を行う場合の動作を考える。この除算器の時刻
Ｔ０〜Ｔ８における入力及び各Ｄ−ＦＦ回路３１〜３３
の出力は図５のようになる。
【００１３】まず時刻データＩ０が入力される時刻Ｔ０
では、Ｄ−ＦＦ回路３１〜３３にはＸ０，Ｘ１，Ｘ２が
記憶されているものとする。データＩ１が入力される時
刻Ｔ１では、Ｄ−ＦＦ回路３１〜３３の出力はそれぞれ
図に示すように、Ｉ０＋Ｘ２，Ｘ０，Ｘ１＋Ｘ２とな
る。ただし、ここで「＋」はｍｏｄ２、すなわち２を法
とする加算を示す。この時のＤ−ＦＦ３３の出力である
Ｘ１＋Ｘ２をＹ０と表す。
では、Ｄ−ＦＦ回路３１〜３３にはＸ０，Ｘ１，Ｘ２が
記憶されているものとする。データＩ１が入力される時
刻Ｔ１では、Ｄ−ＦＦ回路３１〜３３の出力はそれぞれ
図に示すように、Ｉ０＋Ｘ２，Ｘ０，Ｘ１＋Ｘ２とな
る。ただし、ここで「＋」はｍｏｄ２、すなわち２を法
とする加算を示す。この時のＤ−ＦＦ３３の出力である
Ｘ１＋Ｘ２をＹ０と表す。
【００１４】以後クロックに同期して時刻Ｔ２〜Ｔ７で
順次データＩ２〜Ｉ７が入力されると共に、出力データ
がＥＸ−ＯＲ回路３４で入力データと演算され、ＥＸ−
ＯＲ回路３５でＤ−ＦＦ回路３２の出力と演算される。
このようにして除算が実行される。ここで、時刻Ｔ２〜
Ｔ８におけるＤ−ＦＦ３３の出力をＹ１〜Ｙ７と表す。
順次データＩ２〜Ｉ７が入力されると共に、出力データ
がＥＸ−ＯＲ回路３４で入力データと演算され、ＥＸ−
ＯＲ回路３５でＤ−ＦＦ回路３２の出力と演算される。
このようにして除算が実行される。ここで、時刻Ｔ２〜
Ｔ８におけるＤ−ＦＦ３３の出力をＹ１〜Ｙ７と表す。
【００１５】このようにしてデータＩ８の入力が行われ
た後にＤ−ＦＦ３１〜３３に記憶されている値であるＩ
０＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３
＋Ｉ６＋Ｘ０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２が
除算の剰余である。この剰余が図３のセレクタ２２を通
って出力される。
た後にＤ−ＦＦ３１〜３３に記憶されている値であるＩ
０＋Ｉ２＋Ｉ３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３
＋Ｉ６＋Ｘ０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２が
除算の剰余である。この剰余が図３のセレクタ２２を通
って出力される。
【００１６】そこで、本発明の第１実施例では、図１の
ように８ビットのデータＩ０〜Ｉ７をパラレルに入力す
ると共に、ＥＸ−ＯＲ回路１〜３によりＩ０＋Ｉ２＋Ｉ
３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６＋Ｘ
０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２をそれぞれ演
算する。ここでＸ０，Ｘ1 ，Ｘ２はデータＩ０〜Ｉ７を
入力する前にＤ−ＦＦ回路４に記憶されている値であ
る。このＸ０〜Ｘ２は、データＩ０〜Ｉ７がパラレル入
力された時に、ＥＸ−ＯＲ回路１〜３の入力へ供給さ
れ、前記した各演算に用いられる。そして、ＥＸ−ＯＲ
回路１〜３の演算結果はＤ−ＦＦ回路４を経て剰余Ｘ
０’〜Ｘ２’としてパラレルに出力される。
ように８ビットのデータＩ０〜Ｉ７をパラレルに入力す
ると共に、ＥＸ−ＯＲ回路１〜３によりＩ０＋Ｉ２＋Ｉ
３＋Ｉ４＋Ｉ７＋Ｘ２、Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６＋Ｘ
０、Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２をそれぞれ演
算する。ここでＸ０，Ｘ1 ，Ｘ２はデータＩ０〜Ｉ７を
入力する前にＤ−ＦＦ回路４に記憶されている値であ
る。このＸ０〜Ｘ２は、データＩ０〜Ｉ７がパラレル入
力された時に、ＥＸ−ＯＲ回路１〜３の入力へ供給さ
れ、前記した各演算に用いられる。そして、ＥＸ−ＯＲ
回路１〜３の演算結果はＤ−ＦＦ回路４を経て剰余Ｘ
０’〜Ｘ２’としてパラレルに出力される。
【００１７】このように、本実施例では、図５における
時刻Ｔ８の式を１つのクロック入力により実行する、す
なわち従来の８クロック分の演算を１クロックで実行す
る。したがって、最大動作周波数を従来の８倍にするこ
とができる。また、処理速度が従来と同じでよければ、
クロック周波数が１／８なので、消費電力が１／８にな
る。さらに、リード−ソロモン符号による誤り訂正回路
のような８ビットパラレルで演算を行う回路と連接して
使用する場合やコンピュータから８ビットパラレルのデ
ータを入力する場合にも、パラレル／シリアル変換やク
ロック周波数の変換が不要になる。
時刻Ｔ８の式を１つのクロック入力により実行する、す
なわち従来の８クロック分の演算を１クロックで実行す
る。したがって、最大動作周波数を従来の８倍にするこ
とができる。また、処理速度が従来と同じでよければ、
クロック周波数が１／８なので、消費電力が１／８にな
る。さらに、リード−ソロモン符号による誤り訂正回路
のような８ビットパラレルで演算を行う回路と連接して
使用する場合やコンピュータから８ビットパラレルのデ
ータを入力する場合にも、パラレル／シリアル変換やク
ロック周波数の変換が不要になる。
【００１８】図２は本発明の第２実施例による除算器を
示す。この除算器は乱数発生器として動作させることも
できる。この実施例において８ビットのデータＩ０〜Ｉ
７をパラレルに入力させ、ＥＸ−ＯＲ回路１〜３で図５
における時刻Ｔ８の式を１つのクロックで演算し、Ｄ−
ＦＦ回路４’から剰余Ｘ０’〜Ｘ２’を出力する動作
は、図１の第１実施例と同じである。
示す。この除算器は乱数発生器として動作させることも
できる。この実施例において８ビットのデータＩ０〜Ｉ
７をパラレルに入力させ、ＥＸ−ＯＲ回路１〜３で図５
における時刻Ｔ８の式を１つのクロックで演算し、Ｄ−
ＦＦ回路４’から剰余Ｘ０’〜Ｘ２’を出力する動作
は、図１の第１実施例と同じである。
【００１９】さらにこの実施例では、ＥＸ−ＯＲ回路５
〜１２により図５におけるＹ０〜Ｙ７の演算を行い、パ
ラレルに出力する。この時Ｘ０’〜Ｘ２’はＥＸ−ＯＲ
回路１〜１２の入力へ供給される。そして、Ｉ０〜Ｉ８
を全て０にした次の入力データとの演算に用いられる。
〜１２により図５におけるＹ０〜Ｙ７の演算を行い、パ
ラレルに出力する。この時Ｘ０’〜Ｘ２’はＥＸ−ＯＲ
回路１〜１２の入力へ供給される。そして、Ｉ０〜Ｉ８
を全て０にした次の入力データとの演算に用いられる。
【００２０】次に、この演算の原理について説明する。
図４の除算器において、乱数を発生させるため、時刻Ｔ
０〜Ｔ７でＩ０〜Ｉ７を入力した後、時刻Ｔ８〜Ｔ１６
において入力データを０にした場合の各Ｄ−ＦＦ回路３
１〜３３の出力は図６のようになる。ここで、時刻Ｔ９
〜Ｔ１６におけるＤ−ＦＦ３３の出力をＹ８〜Ｙ１５と
表す。この回路ではＹ１４はＹ７と等しくなり、以後７
ビット周期で同じ値になる。
図４の除算器において、乱数を発生させるため、時刻Ｔ
０〜Ｔ７でＩ０〜Ｉ７を入力した後、時刻Ｔ８〜Ｔ１６
において入力データを０にした場合の各Ｄ−ＦＦ回路３
１〜３３の出力は図６のようになる。ここで、時刻Ｔ９
〜Ｔ１６におけるＤ−ＦＦ３３の出力をＹ８〜Ｙ１５と
表す。この回路ではＹ１４はＹ７と等しくなり、以後７
ビット周期で同じ値になる。
【００２１】図２のＥＸ−ＯＲ回路５〜１２は、図５の
Ｙ７〜Ｙ０を演算した後、図６のＹ１５〜Ｙ８を演算す
る。例えばＥＸ−ＯＲ回路５はＹ７を演算した次にはＹ
１５を演算し、ＥＸ−ＯＲ回路１２はＹ０を演算した次
にはＹ８を演算する。
Ｙ７〜Ｙ０を演算した後、図６のＹ１５〜Ｙ８を演算す
る。例えばＥＸ−ＯＲ回路５はＹ７を演算した次にはＹ
１５を演算し、ＥＸ−ＯＲ回路１２はＹ０を演算した次
にはＹ８を演算する。
【００２２】ＥＸ−ＯＲ回路１２の場合について具体的
に説明すると、ＥＸ−ＯＲ回路１２はＤ−ＦＦ回路４’
の出力であるＸ０’とＸ１’のＥＸ−ＯＲを演算する。
このとき、 Ｘ１’＋Ｘ２’＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６＋Ｘ０）＋
（Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２） ＝Ｉ２＋Ｉ４＋Ｉ５＋Ｉ６＋Ｘ０＋Ｘ１＋Ｘ２ となり、図６のＹ８と等しくなることがわかる。
に説明すると、ＥＸ−ＯＲ回路１２はＤ−ＦＦ回路４’
の出力であるＸ０’とＸ１’のＥＸ−ＯＲを演算する。
このとき、 Ｘ１’＋Ｘ２’＝（Ｉ１＋Ｉ２＋Ｉ３＋Ｉ６＋Ｘ０）＋
（Ｉ１＋Ｉ３＋Ｉ４＋Ｉ５＋Ｘ１＋Ｘ２） ＝Ｉ２＋Ｉ４＋Ｉ５＋Ｉ６＋Ｘ０＋Ｘ１＋Ｘ２ となり、図６のＹ８と等しくなることがわかる。
【００２３】ＥＸ−ＯＲ回路５〜１１も同様にしてＹ１
５〜Ｙ９を演算する。このように本実施例の除算器は、
８ビットごとの入力データＩ０〜Ｉ８に対するＣＲＣの
剰余の演算と７ビット周期の乱数の発生を選択的に実行
することができる。
５〜Ｙ９を演算する。このように本実施例の除算器は、
８ビットごとの入力データＩ０〜Ｉ８に対するＣＲＣの
剰余の演算と７ビット周期の乱数の発生を選択的に実行
することができる。
【００２４】なお、前記実施例は、簡単のため生成多項
式がＸ3 ＋Ｘ2 ＋１の場合について説明したが、本発明
は、ＣＲＣでよく用いられる生成多項式であるＸ16＋Ｘ
12＋Ｘ5 ＋１やＸ12＋Ｘ11＋Ｘ3 ＋Ｘ2 ＋Ｘ＋１に対し
ても同様に適用できることはいうまでもない。
式がＸ3 ＋Ｘ2 ＋１の場合について説明したが、本発明
は、ＣＲＣでよく用いられる生成多項式であるＸ16＋Ｘ
12＋Ｘ5 ＋１やＸ12＋Ｘ11＋Ｘ3 ＋Ｘ2 ＋Ｘ＋１に対し
ても同様に適用できることはいうまでもない。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば下記の効果を奏する。 （１）ｍビットのデータを同時に入力し除算するので、
処理速度がｍ倍になる。
れば下記の効果を奏する。 （１）ｍビットのデータを同時に入力し除算するので、
処理速度がｍ倍になる。
【００２６】（２）同じ処理速度のときは消費電力が１
／ｍになる。 （３）複数ビットパラレルの入力データ、例えば、リー
ド−ソロモン符号による誤り訂正回路からの入力データ
やコンピュータからの入力データに対してパラレル／シ
リアル変換及びクロック周波数変換が不要になる。
／ｍになる。 （３）複数ビットパラレルの入力データ、例えば、リー
ド−ソロモン符号による誤り訂正回路からの入力データ
やコンピュータからの入力データに対してパラレル／シ
リアル変換及びクロック周波数変換が不要になる。
【図１】本発明の第１実施例による除算器のブロック図
である。
である。
【図２】本発明の第２実施例による除算器のブロック図
である。
である。
【図３】ＣＲＣにおいて入力データを生成多項式で除算
する回路のブロック図である。
する回路のブロック図である。
【図４】生成多項式がＸ3 ＋Ｘ2 ＋１の場合の除算器の
ブロック図である。
ブロック図である。
【図５】図４の除算器において時刻Ｔ０〜Ｔ８における
入力及び各Ｄ−ＦＦ回路の出力を示す図である。
入力及び各Ｄ−ＦＦ回路の出力を示す図である。
【図６】図４の除算器において時刻Ｔ８〜Ｔ１６におけ
る入力及び各Ｄ−ＦＦ回路の出力を示す図である。
る入力及び各Ｄ−ＦＦ回路の出力を示す図である。
１〜３，５〜１２…ＥＸ−ＯＲ回路、４，４’…Ｄ−Ｆ
Ｆ回路
Ｆ回路
Claims (3)
- 【請求項１】 （ａ）入力データに対してｎ通り（ただ
し、ｎは２以上の整数）の論理和を演算するｎ個の論理
和演算回路と、（ｂ）該回路のｎ個のパラレル出力を個
別に保持するデータ保持回路とを有し、（ｃ）前記ｎ個
の論理和演算回路は外部から入力されるｍビット（ただ
し、ｍは２以上の整数）のパラレルデータと前記データ
保持回路から入力されるｎビットのパラレルデータを基
に論理和を演算し、ｎビットの剰余をパラレルに出力す
ることを特徴とする複数ビット同時演算による高速除算
器。 - 【請求項２】 外部から入力されるｍビットのパラレル
データとデータ保持回路から入力されるｎビットのパラ
レルデータを基に、入力データに対してｍ通りの論理和
を演算するｍ個の論理和演算回路をさらに有することを
特徴とする請求項１記載の複数ビット同時演算による高
速除算器。 - 【請求項３】 論理和演算回路は排他的論理和を演算す
ることを特徴とする請求項１又は２記載の複数ビット同
時演算による高速除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070042A JPH07253895A (ja) | 1994-03-14 | 1994-03-14 | 複数ビット同時演算による高速除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6070042A JPH07253895A (ja) | 1994-03-14 | 1994-03-14 | 複数ビット同時演算による高速除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07253895A true JPH07253895A (ja) | 1995-10-03 |
Family
ID=13420136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6070042A Withdrawn JPH07253895A (ja) | 1994-03-14 | 1994-03-14 | 複数ビット同時演算による高速除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07253895A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
-
1994
- 1994-03-14 JP JP6070042A patent/JPH07253895A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
| JP4713039B2 (ja) * | 1999-09-15 | 2011-06-29 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |