JP2003509943A - 並列ターボ符号化の実装 - Google Patents
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Abstract
Description
号器の実装の並列化に関連する。
エンコーダを他のパーツと共に含むものである。エンコーダは、冗長な情報を到
来したビットサイズkのデータストリームに追加するものである。これにより、
ビット数は符号化レートrに基づき係数1/r倍で増加する。現在、符号化レー
ト1/2及び1/3が公に利用されているが、他のレートも同様に利用すること
ができる。従って、符号化されていないKビットの各ブロックについて、上記エ
ンコーダはK/r符号化ビットのブロックを出力する。
がエアインタフェースでの送信において破壊されている場合でも、オリジナルデ
ータストリームが受信機の符号化されたデータブロックから再計算される。
れている。一般には、ターボ符号化は、送信に先立ち同一情報シーケンスの異な
るインタリーブバージョンに2以上のコンポーネント符号を適用することを含む
。公知技術としてのターボ符号化には、たとえば、Berrou等の”Turbo-codes(
ターボ符号)”IEEE International Communication Conference,pp.1064-1070,M
ay 1993やSklarの"A Primer on Turbo Code Concepts(ターボ符号概念入門)",
IEEE Communications Magazine,pp.94-102,December 1997,があり、ここで与え
られるであろうさらなる詳細や、上記文献はここにおいて引用により記載に代え
るものである。
構成の2つのターボ符号器ブロックTCB1とTCB2から構成される。2つの
ターボ符号器ブロックの相違は、一方が入力ブロックのビットを順序不変で受信
し、他方がインタリーブされた順序で入力ビットを受信することである。各入力
ビットについて、出力0,1,2のそれぞれにおいて3出力ビットが生成される
。
0を入力段に備え、第2のXORゲート102を出力段に備える。その間におい
て、3つの遅延ユニット104から108が存在し、各入力ビットを遅延させる
。同様に、ターボ符号器ブロックTCB2は、第3のXORゲート110を入力
段に、第4のXORゲート112を出力段に備える。その間において、3つの遅
延ユニット114から118が存在し、各入力ビットを遅延させる。
ロック1へ直接供給され、その一方で、入力信号はインタリーバ120を介して
、第2のターボ符号器ブロックTCB2へ供給される。出力0については、入力
信号がそのまま何の修正もされずに転送される。
ける遅延ユニットの番号であり、さらに、異なるXORゲート100,102,
110及び112への入力信号の供給を示すものである。
には不図示)と同様に、ターボ符号化がビットワイズ手法(bitwise manner)で
実行されるように、遅延ユニットを利用することになる。ここでは、遅延ユニッ
トの出力がそれ以前のクロックサイクルにおける入力を表すように、すべての遅
延ユニットが同一システムクロックで動作する。
、多くのレジスタやXORゲートを必要としない一方で、その主な不利益は、タ
ーボ符号化がシリアルに実行されることにある。このことは、システムクロック
の1サイクルで1ビットしか符号化されないことを意味する。結果として、高ビ
ットレートを必要とする場合には、システムクロック周波数は非常に高いものと
なってしまう。
に100ビットを有する音声チャネルに関連するならば、必要なシステムクロッ
ク周波数は120Mhzである。
を実現することは非常に困難である。
なるチャネルは依然として並列に符号化されなければならないので、入力及び出
力のビットストリームの複雑なハンドリングが要求される。このためには、正し
い入力を正しい時間に正しいターボ符号器に供給するための非常に複雑な制御ロ
ジックが導入されることになる。さらに、異なるターボ符号器の出力の扱いもま
た、同様に複雑になるであろう。
ることにある。
によって達成される。
ための基礎をなす汎用形式の表現で記載されていた。
次元の並列入力ベクトルの要素として変換される。
とも1の並列出力ベクトルへのマッピングを導くために利用される。
on process)が、汎用形式表現における各内部状態変数に適用される。ここで、
内部状態変数の表現は、それ以前に決定された時間インデックスが置換された内
部状態変数の表現を利用した後方時間インデックス遷移の実行を通して置換され
た最大時間インデックス要素についてスキャンされる。これらの置換ステップは
、各内部状態変数の表現が入力ベクトル要素及び並列化の度合いにより遅延する
ターボ符号器の内部状態変数の値にのみ依存するまで繰り返される。
再度、各出力ベクトル内の各ベクトル要素の表現は、最大時間インデックスを有
する内部状態変数についてスキャンされ、ベクトル要素の表現における後方時間
インデックス遷移の決定が、各ベクトル要素の表現が入力ベクトル要素及び並列
化の度合いにより遅延するターボ符号器の内部状態変数の値にのみ依存するまで
再帰的行われる。
符号器の代わりに唯一の並列化ターボ符号器ブロックのみを必要とするような、
ターボ符号器ブロックの並列化を提案する。これは、複数のターボ符号器ブロッ
クに必要な複雑な入力及び出力制御を不要とする決定的な利益をもたらすもので
ある。
ムクロック周波数は30Mhzの範囲になるので、FPGAやASIC技術を利
用して簡単に実現することができる。ゆえに、並列化されたターボ符号器ブロッ
ク及びそこから導き出されるターボ符号器は、FPGA又はASIC技術ベース
の実装を利用するための所定のスペックに見合う並列度に応じて、シリアルター
ボ符号器を越える高速度化を達成できる。このように、並列化されたターボ符号
器ブロックは、異なるチャネルを同時に複雑にハンドリングする必要もなく、ベ
ースバンド部における低処理遅延を実現する複雑な電気通信システムの基礎を形
成するものである。
ルターボ符号器と比較して、論理ゲート及びレジスタの追加余剰が最小限ですむ
。
サポートする場合は、シリアルターボ符号器及び(パラレルツーシリアル又はそ
の逆の)付加的コンバータを備えるエンコーダブロックに比べて、エンコーダブ
ロック全体として完全な符号化ブロックが必要とするロジック及びレジスタはよ
り少なくなる。
の並列化方法に対応するステップを実行するソフトウェアコード部を備えるコン
ピュータの内部メモリに直接ロード可能なコンピュータプログラム製品をも提供
される。より好ましくは、ソフトウェアコード部は、VHDLタイプのものであ
る。
などの異なるハードウェア技術にマッピングする場合の高い柔軟性を有する並列
ターボ符号器設計の高速な開発及び修正の基礎を実現するものである。
。
発明に対応した並列化方法の記載の基礎として与えられるであろう。
れたターボ符号器ブロックにおいて扱われるために、どのように並列入力ベクト
ルにマッピングされるかが記載されてもよい。また、この並列化されたターボ符
号器ブロックの並列出力ベクトルがデータ出力のタイムシーケンシャルストリー
ムにマッピングされるかが記載されてもよい。
の並列化を実現するための異なる例は、図4から図7を参照して記載される。
X2,・・・XNの出力信号は、それぞれX1(t),X2(t),・・・XN(t)と
し、ここでtは、正数の時間を表す指数である。第1の遅延ユニットX1の入力
には、入力XORゲート12が提供され、最後の遅延ユニットXNの出力には、
出力XORゲート14が提供される。
、出力XORゲート14の出力信号は、出力遅延ユニット18を介して転送され
る。
続α1、α2,・・・、αNを介して入力XORゲート12に提供される。また
、遅延ユニットに対する入力信号は、接続β0、β1,・・・、βN−1を介し
て出力XORゲート14へ提供される。さらに、遅延ユニットXNの出力は、接
続βNを介して出力XORゲート14へ供給される。
接続β0、β1,・・・、βN−1のそれぞれに割り当てると、N個の遅延ユニ
ットを有するどんなシリアルターボ符号器ブロックも、以下の式に従って記載す
ることができる。
うに与えられる一般的な表現は、シリアル型で複数の出力を有するターボ符号器
ブロックについて一般化されてもよい。
その出力が、それぞれX1(t),X2(t),・・・XN(t)である。遅延ユニット
X1,X2,・・・XNのそれぞれの出力信号X1(t),X2(t),・・・XN(t
)は、図1においてすでに記載されているように、接続α1、α2,・・・、α
Nを介して入力XORゲート12に提供される。また、入力データストリームは
、入力遅延ユニット16を介して入力XORゲート12に提供される。
、QM(t)が与えられる点で、上記のターボ符号器ブロックとは異なる。図2に
示されるように、各出力について、関連する出力XORゲート14−1、・・・
・、14−Mが存在する。そのような出力XORゲート14−1、・・・・、1
4−Mのそれぞれにおいて、関連する出力遅延ユニット18−1、・・・・、1
8−Mが接続されている。
各入力は、第1の出力XORゲート14−1へ、接続β1,0、β1,1,・・・、β 1,N-1 を介して供給され、さらに、第2の出力XORゲート14−2へも、接続
β2,0、β2,1,・・・、β2,N-1を介して供給され、以下同様に続く。さらに、
最終の遅延ユニットXNの出力は、接続β1,Nを介して、第1の出力XORゲー
ト14−1へ供給され、接続β1,Nを介して、第1の出力XORゲート14−1
へ供給され、接続β2,Nを介して、第2の出力XORゲート14−2へ供給され
、以下同様に続く。最後に、各出力XORゲートの出力信号が、ターボ符号器ブ
ロック出力信号Q1(t),・・・、QM(t)を導くために遅延される。
、QM(t)について関連する出力表現が以下のように一般化される点で、上記の
ターボ符号器ブロックとは異なる。
、本発明に対応する並列化方法の表現の基礎となるであろう。
リアルデータ入力ストリームの並列入力ベクトルへのマッピングと、並列出力ベ
クトルをシリアルデータ出力ストリームへマッピングし直すことについて、図3
を参照して説明する。
ーケンスが示されている。同様に、図3の右側上部には、シリアル出力ストリー
ムに対応する時間シーケンスが示されている。
、I(t-2)、・・・、I(t-n)の系列から以下のように導き出されてもよい。
が、以下に記載する並列ターボ符号器ブロックにおいて処理されるとすると、あ
るものは並列出力ベクトルQj0、・・・、Qjn-1に到達する。
Qj(t),・・・、Qj(t-(n-1))へマッピングし直されてもよい。
ンにおいて利用される。言い換えれば、シリアルタイムドメインにおけるn個の
シリアルデータ入力のセットが、並列タイムドメインpにおける1クロックサイ
クルで並列に処理される並列入力ベクトルに対応する。
想定されるシリアルシステムクロックよりもn倍遅くなる。それゆえに、シリア
ル時間表現(t−1)は、並列時間表現(p−1)と置き換えられてもよく、n
個のシリアル時間入力のシーケンスは、1並列クロックサイクル前の(p−1)
、単一並列入力ベクトルとして書き換えられる。同様に、出力の系列も現在の並
列サイクル(p)についての並列出力ベクトルとして書き換えられる。
アルデータ入力ストリームの並列入力ベクトルへのマッピング、及び並列出力ベ
クトルのシリアル出力データストリームへの逆マッピングを利用するので、本発
明のアプローチは、n個のシリアルデータ入力アイテムを有する並列入力ベクト
ルの、並列化されたターボ符号器ブロックへの供給、及び、それぞれがn個の出
力データアイテムを備えるM個の出力ベクトルの計算に依拠する。
ロック前における(並列化されたターボ符号器ブロックにおける1サイクルに対
応する)内部遅延ユニットX1,・・・XNの値と、さらには、並列入力ベクト
ルにおいてこのnサイクルにおいて加算されたすべての入力データアイテムにの
み依存する。
と、並列ターボ符号器ブロックの内部遅延ユニットの次の並列サイクルについて
の、並列ターボ符号器ブロックの内部遅延ユニットの出力値と以前の並列サイク
ルの並列入力ベクトルに依存した出力値を表す等式の決定に依存している。
型のターボ符号器ブロックの各出力値は、遅延ユニットX1,・・・、XNの時
間t−1における出力値及び時間t−1における入力データアイテムから計算さ
れる。
ックサイクル前における値で置換し、この置換ステップをnシリアルシステムク
ロックサイクル前の出力値のみが残るまで繰り返すことにより、nシリアルサイ
クル又は同等な1並列サイクルについての出力結果の並列計算式が導出される。
ロックサイクルを表すので、並列化されたターボ符号器ブロックの基礎を形成す
る。
のように表現することができる。
態を表現するために、以下において第1の内部状態と呼ばれる。
換] 付随する遅延ユニットX2,・・・、XNの出力(式(1.x2),...,(1.xN)
参照)を以下のように表現することができる。 Xi(t)=Xi-1(t-1) シリアルクロックサイクルt−1,・・・、t−(n−1)の内部状態を表現
するために、これは更なる内部状態と呼ばれる。 Xi(t-1)=Xi-1(t-2) (2.xi.1) ・ ・ ・ Xi(t(n-1))=Xi-1(t-n) (2.xi.n-1)
ての表現は、 シリアルクロックサイクルt−1,・・・、t−(n−1)についての、以下
の出力を表現するために利用されてもよい。
ベクトル(図2に示す出力1、・・・、Mごとに一つ)の要素を、nシリアルデ
ータ入力アイテム及び現在の並列サイクルよりも1並列サイクル(nシリアルサ
イクルに相当)前の内部状態の関数として表現することである。
内部状態X1(t),X2(t),・・・XN(t)について、この内部状態の表現にお
いて使用される最大時間インデックスが、まず動作のシリアル表現に対応するt
−1にセットされる。
この現在の最大時間インデックスに先立つ時間インデックスに依存する同一の内
部状態を表現する形式により、それぞれが現在の最大時間インデックスに依存す
る内部状態変数を置換するように再帰的にスキャンされる。
、これに先行する時間インデックスへの遷移を行なうことで修正される。この遷
移を以下では後方時間インデックス遷移と呼ぶ。後方時間インデックス遷移が、
現在の最大時間インデックスに依存する全ての内部状態変数実行されると、現在
の最大時間インデックスは1減少する。
る。この理由は、この点において、サイクルt(p)における考慮される内部状
態は、時間t−n(p−1)における内部状態及びシリアル入力データアイテム
I(t−1)、・・・、I(t−n)にのみ依存して記載されるからである。
実行することにより、各出力ベクトルの全ての要素が並列化される。
大時間インデックスの修正では、内部状態のそれぞれの表現及び出力ベクトルの
要素を、(a XOR a XOR b = b)の関係を利用することにより単純化することが
できる。言い換えれば、重複するターム(a XOR a)は、それぞれの表現におい
てキャンセルされる。
クの再帰的並列化は、以下のようにまとめることができる。
並列化処理はより詳細に特定の例と関連して説明される。
ップI0,...,I7の第1のグループのような、入力信号I(t)のn個のサンプルI(t-
1),...,I(t-n)を並列化ターボ符号器ブロックにさらに供給するための格納部と
、例えば、フリップフロップQ0,...,Q7の第2のグループのような、並列化ターボ
符号器ブロックの少なくとも1つの出力信号Qj(t),j=1,...,Mのn個のサンプル
Qj(t),...,Qj(t-(n-1))を格納する少なくとも1つの格納部を備える。
XNの列(bank)を備え、当該列の少なくとも2つの遅延ユニットX1、・・・
、XNが、入力信号I(t)のn個のサンプルI(t-1),...,I(t-n)のサブセットを
直接受け、並列化ターボ符号器ブロックの少なくとも1つの遅延ユニットX1、
・・・、XNの出力信号が、並列化ターボ符号器ブロックの少なくとも2つの遅
延ユニットへ供給されるように、入力信号I(t)のn個のサンプルの並列処理
に適応されている。
ーボ符号器ブロックのブロック線図である。
実装する場合の前提条件ではないが、並列化された場合に、図3に示すような入
力ベクトル及び出力ベクトルの要素を訂正するために必要である。
現を利用してN=3,M=1、α=[α1,α2,α3]=[0,1,1]、β=
[β1,β2,β3,β4]=[1,1,0,1]とすることにより簡単化してもよ
い。以下においては、いかにしてこのシリアルターボ符号器ブロックが、n=2
,4及び8ビットの並列ターボ符号器ブロックに並列化されるかを説明する。
合の2ビット並列ターボ符号化] 式(1)より、図4に示されるターボ符号器ブロックについての表現として、
以下を得ることができる。
ロックを2ビット並列化した場合のブロック線図である。
合の4ビット並列ターボ符号化] 式(1)より、図4に示されるターボ符号器ブロックについての表現として、
以下を得ることができる。
ロックを4ビット並列化した場合のブロック線図である。
合の8ビット並列ターボ符号化] 式(1)より、図4に示されるターボ符号器ブロックについての表現として、
以下を得ることができる。
ーボ符号器ブロックを8ビット並列化した場合のブロック線図である。
較するために論理合成ツールとともに利用することもできる。いかなる特定のシ
ステムにも制限することなく、ここでは、論理合成ツールを利用した論理回路の
設計例として、超高速ハードウェア記述言語VHDLを典型的な例として引用す
る。
利点は、ASICやFPGAのような特定の技術に拘束されることなく、非常に
短時間で設計内容を認識できることである。
ないが、符号化のために論理合成ツールにより扱われるパラメータとして設定さ
れ、また、異なる設計オプションを比較するために簡単に変更することができる
。
ット並列化ターボ符号器ブロックについてリストされる。VHDLコード言語の
使用は、技術として公然知られたものであり、上記の並列化結果との関係は自明
であるから、詳細についての説明はここでは行わない。
、図8はまた、以下に記載するように本発明にも関連する。
の並列化について述べる。しかしながら、本発明によれば、完全なターボ符号化
の構成は、図8に示されるような並列化された2つのターボ符号器ブロックの例
示を必要とする(ここでは、両方のブロックにおいてM=1が想定される。)。
タストリームに関連し、他方は、出力2を導くインタリーブされた入力データス
トリームに関連する。入力データストリームは、出力0へも直接に転送されるの
で、ターボ符号化の3出力が、パラレルクロックサイクルについて3nビットの
幅を有する。ここで、nは並列度である。
である。
ある。
ある。
ック線図である。
ある。
ーボ符号器の構成図である。
Claims (9)
- 【請求項1】 に応じたシリアルターボ符号化ブロック表現から、並列ターボ符号化を行う方法
であって、 a) に対応する第1の内部状態について時間インデックス置換を行う工程と、 b) Xi(t-1)=Xi-1(t-2) (2.xi.1) ・ ・ ・ Xi(t(n-1))=Xi-1(t-n) (2.xi.n-1) に応じた残りの内部状態(i=2,...,N)について時間インデックス置換を行う工
程と、 c) に応じた出力信号について、 Qj(t)= Qj0(p) Qj(t-1)= Qj1(p) ・ ・ ・ Qj(t-(n-1))=Qjn-1(p) jε[1,...,M] の並列出力ベクトルを導出するために時間インデックス置換を行う工程と、 d) 内部状態xk(t)(k=1,...,N)のそれぞれについて内部状態置換処理を行
う工程であって、 d1) 最大時間インデックス要素を前記内部状態xk(t)についてtmax=t-1
に設定する工程と、 d2) 前記最大時間インデックスtmaxを有する内部状態について、前記
内部状態xk(t)表現をスキャンする工程と、 d3) 式(2)を利用する状態変数置換工程を通して、前記内部状態xk(t
)の表現においてtmaxからtmax-1へ後方時間インデックス遷移を実行する工程
と、 d4) tmaxを1だけ減ずると共に、tmaxがt-nよりも大きい間において
前記ステップd2)からd4)を繰り返す工程とを備える工程と、 e)内部状態置換処理を、各並列出力ベクトルQj(t)(j=i,...,M)の各要素Qj (t-1)(i=0,...,n-2)について実行する工程であって、 e1) 前記最大時間インデックス要素を、考慮された並列出力ベクトルQ j (t)におけるベクトル要素Qj(t-1)について、tmax=t-i-1に設定する工程と、 e2) 前記最大時間インデックスを有する内部状態について、前記ベクト
ル要素Qj(t-i)の表現をスキャンする工程と、 e3) 式(2)を利用する状態変数置換工程を通して、前記ベクトル要素
Qj(t-i)の表現においてtmaxからtmax-1へ後方時間インデックス遷移を実行す
る工程と、 e4) tmaxを1だけ減ずると共に、tmaxがt-nよりも大きい間において
前記ステップe2)からe4)を繰り返す工程とを備える工程とを 備えることを特徴とする方法。 - 【請求項2】 並列度nの並列ターボ符号化ブロックであって、 a) 入力信号I(t)のnサンプル(I(t-1),...,I(t-n))を、前記並列ター
ボ符号化ブロックに格納するための手段(I0,...,I7)と、 b)前記並列ターボ符号化ブロックの少なくとも1の出力信号Qj(t)のnサン
プル(Qj(t),...,Qj(t-(n-1)))を格納するための、少なくとも1の手段(Q0
,...,Q7)と、 c) 遅延ユニット(X1,...,XN)の列を備え、並列処理に適応され、前
記列の少なくとも2つの遅延ユニットX1、・・・、XNが、前記入力信号I(
t)のn個のサンプルI(t-1),...,I(t-n)のサブセットを直接受け、前記並列化タ
ーボ符号化ブロックの少なくとも1つの遅延ユニットX1、・・・、XNの出力
信号が、前記並列化ターボ符号化ブロックの少なくとも2つの遅延ユニットへ供
給されるように、前記入力信号I(t)のn個のサンプルの並列処理に適応され
たターボ符号化手段と を備えることを特徴とする並列ターボ符号化ブロック。 - 【請求項3】 に対応するシリアルターボ符号化ブロックから導出可能な構造を、前記ターボ符
号化手段が有することを特徴とする請求項2に記載の並列ターボ符号化ブロック
。 - 【請求項4】 前記並列度が2であり、N=3,M=1、α=[0,1,1]、β
=[1,1,0,1]である場合に、前記ターボ符号化手段の構造が であることを特徴とする請求項2又は請求項3のいずれか1項に記載の並列ター
ボ符号化ブロック。 - 【請求項5】 前記並列度が4であり、N=3,M=1、α=[0,1,1]、β
=[1,1,0,1]である場合に、前記ターボ符号化手段の構造が であることを特徴とする請求項2又は請求項3のいずれか1項に記載の並列ター
ボ符号化ブロック。 - 【請求項6】 前記並列度が8であり、N=3,M=1、α=[0,1,1]、β
=[1,1,0,1]である場合に、前記ターボ符号化手段の構造が であることを特徴とする請求項2又は請求項3のいずれか1項に記載の並列ター
ボ符号化ブロック。 - 【請求項7】 コンピュータの内部メモリに直接にロード可能なコンピュータプ
ログラムであって、 前記コンピュータプログラムがコンピュータ上で走る場合に、請求項1に記載
の方法を実行するためのソフトウェアコード部を備えることを特徴とするコンピ
ュータプログラム。 - 【請求項8】 前記ソフトウェアコード部が、VHDL形式であることを特徴と
する請求項2に記載のコンピュータプログラム。 - 【請求項9】 前記ソフトウェアコード部が、 END rtl; のように定義されることを特徴とする請求項8に記載のコンピュータプログラ
ム。
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