JPS61214623A - 畳み込み符号化回路 - Google Patents
畳み込み符号化回路Info
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- JPS61214623A JPS61214623A JP5410685A JP5410685A JPS61214623A JP S61214623 A JPS61214623 A JP S61214623A JP 5410685 A JP5410685 A JP 5410685A JP 5410685 A JP5410685 A JP 5410685A JP S61214623 A JPS61214623 A JP S61214623A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概 要〕
畳み込み符号化回路であって、入力データ信号をＮビッ
ト単位で並列化し、並列化された入力データ信号を並列
符号化手段によって並列に符号化する。これにより、符
号化回路そのものの動作速度を上げることなしに、高速
の入力データ信号を符号化することができる。
ト単位で並列化し、並列化された入力データ信号を並列
符号化手段によって並列に符号化する。これにより、符
号化回路そのものの動作速度を上げることなしに、高速
の入力データ信号を符号化することができる。
本発明は畳み込み符号化回路に関する。
ディジタルデータの伝送システムでは、送信側で伝送す
べきデータの符号化を行い、受信側で復号器によって復
号するということが行われている。
べきデータの符号化を行い、受信側で復号器によって復
号するということが行われている。
ところが、たとえば衛星通信システムにおいては回線の
状態が悪く、高信頼度のデータ伝送を確保することが困
難である。そこで誤り訂正符号を導入しその困難を克服
している。
状態が悪く、高信頼度のデータ伝送を確保することが困
難である。そこで誤り訂正符号を導入しその困難を克服
している。
誤り訂正符号の方式として種々提案がなされているが、
そのうちの一方式として畳み込み符号が知られており、
このために畳み込み符号化回路が用いられる。なお、受
信側ではたとえばヴイタビ複号器を通して誤り符号の訂
正を行う。そして伝送速度は次第に高くなってきており
、これに対応できる回路が望まれている。
そのうちの一方式として畳み込み符号が知られており、
このために畳み込み符号化回路が用いられる。なお、受
信側ではたとえばヴイタビ複号器を通して誤り符号の訂
正を行う。そして伝送速度は次第に高くなってきており
、これに対応できる回路が望まれている。
第４図は本発明に係る畳み込み符号化回路が適用される
伝送システムの一例を概略的に示すブロック図である。
伝送システムの一例を概略的に示すブロック図である。
特に誤り訂正能力を備えた伝送システムを示す。一般に
、送信側の入力データ信号Ｄｉｎは変調器（ＭＯＤ）
１２を通して変調されて送信信号となり、伝送路１３を
介して受信側に至り、復調器（ＯＥＭ） １４によって
受信データ信号Ｄｏｕｔが復調される。これに対し、さ
らに誤り訂正能力を付与すべく、送信側では、たとえば
ヴイタビ復号法に基づく畳み込み符号化回路１１が付加
され、受信側では、ヴイタビ複号器１５が付加される。
、送信側の入力データ信号Ｄｉｎは変調器（ＭＯＤ）
１２を通して変調されて送信信号となり、伝送路１３を
介して受信側に至り、復調器（ＯＥＭ） １４によって
受信データ信号Ｄｏｕｔが復調される。これに対し、さ
らに誤り訂正能力を付与すべく、送信側では、たとえば
ヴイタビ復号法に基づく畳み込み符号化回路１１が付加
され、受信側では、ヴイタビ複号器１５が付加される。
ヴイタビ複号器は、受信信号を時系列的に監視し、複数
の受信系列の中から最尤（ゆう）の受信系列を選び出す
ということを行っている。本発明では、特にこの畳み込
み符号化回路について述べる。
の受信系列の中から最尤（ゆう）の受信系列を選び出す
ということを行っている。本発明では、特にこの畳み込
み符号化回路について述べる。
第５図は第４図の畳み込み符号化回路１１の一例を示す
図である。これは最も簡単な例であり、符号化率ＲがＲ
＝１／２で、拘束長（Ｋと称す）かに−３の場合である
。Ｋ＝３とはシフトレジスタ２１が図示の如く３段構成
であることを意味する。シリアルにシフトレジスタ２１
に送り込まれた入力データ信号Ｄｉｎは、所定のビット
段を入力とするＥＯＲ（排他的論理和）回路２２および
２３を通して、Ｉ （ｉｎｐｈａｓｅ）チャネルデータ
ＤｌｉｎとＱ （ｑｕａｄｒａｔｕｒｅ）チャネルデー
タＤＱｉｎに変換される。ＤＩｉｎおよびＤＱｉｎに変
換したのは、第４図の変調器１２として４相Ｐ Ｓ Ｋ
（ｐｈａｓｅｓｈｉｆｔ ｋｅｙｉｎｇ）方式のも
のを想定したからであり、要するに、１ビツトのデータ
Ｄｔｎが２ビツトのデータＤ Ｉ １ｆｌｌ Ｄ Ｑ
ｉｎに拡張され、Ｒ＝１／２となる。
図である。これは最も簡単な例であり、符号化率ＲがＲ
＝１／２で、拘束長（Ｋと称す）かに−３の場合である
。Ｋ＝３とはシフトレジスタ２１が図示の如く３段構成
であることを意味する。シリアルにシフトレジスタ２１
に送り込まれた入力データ信号Ｄｉｎは、所定のビット
段を入力とするＥＯＲ（排他的論理和）回路２２および
２３を通して、Ｉ （ｉｎｐｈａｓｅ）チャネルデータ
ＤｌｉｎとＱ （ｑｕａｄｒａｔｕｒｅ）チャネルデー
タＤＱｉｎに変換される。ＤＩｉｎおよびＤＱｉｎに変
換したのは、第４図の変調器１２として４相Ｐ Ｓ Ｋ
（ｐｈａｓｅｓｈｉｆｔ ｋｅｙｉｎｇ）方式のも
のを想定したからであり、要するに、１ビツトのデータ
Ｄｔｎが２ビツトのデータＤ Ｉ １ｆｌｌ Ｄ Ｑ
ｉｎに拡張され、Ｒ＝１／２となる。
第６図はに＝４．Ｒ＝１／２の一般的な畳み込み符号化
回路を示す図であり、後述の実施例は本図の畳み込み符
号化回路１１をベースにする。
回路を示す図であり、後述の実施例は本図の畳み込み符
号化回路１１をベースにする。
従来の畳み込み符号化回路１１ （第５図、第６図）は
図示するごとく入力データ信号Ｄｉｎをシフトレジスタ
２１に直列に取り込んだ後、直列的に符号化を行ってい
る。このため入力データ信号Ｄｉｎの速度は、符号化回
路１１そのものの動作速度によって定められてしまう。
図示するごとく入力データ信号Ｄｉｎをシフトレジスタ
２１に直列に取り込んだ後、直列的に符号化を行ってい
る。このため入力データ信号Ｄｉｎの速度は、符号化回
路１１そのものの動作速度によって定められてしまう。
つまり、たとえばこの符号化回路１１をＬＳＩ（大規模
集積回路）化する場合、そのＬＳＩ自体のもつ動作速度
（たとえばＩＯＭ）（ｚ位）を越える速度の入力データ
信号を処理することはできないという問題がある。
集積回路）化する場合、そのＬＳＩ自体のもつ動作速度
（たとえばＩＯＭ）（ｚ位）を越える速度の入力データ
信号を処理することはできないという問題がある。
本発明はこのような点に鑑み創作されたもので、ＬＳＩ
の動作速度をはるかに越える高速の人力データ信号をも
処理可能な畳み込み符号化回路を提案することを目的と
している。
の動作速度をはるかに越える高速の人力データ信号をも
処理可能な畳み込み符号化回路を提案することを目的と
している。
第１図は本発明に基づく畳み込み符号化回路の基本構成
図である。この畳み込み符号化回路３０は、大別して入
力段シフトレジスタ３１と、並列符号化部３２と、出力
段シフトレジスタ３３とからなる。
図である。この畳み込み符号化回路３０は、大別して入
力段シフトレジスタ３１と、並列符号化部３２と、出力
段シフトレジスタ３３とからなる。
入力段シフトレジスタ３１は入力データ信号Ｄｉｎを時
系列的に且つＮビット単位で順次取り込む。本図ではｎ
ｘ３の場合を示す。並列符号化部３２は、第ルジスタ３
２ａと第２レジスタ３２ｂと符号化部（ＥＮＣ）３２ｃ
とからなり、第２レジスタ３２ｂは第ｉサイクル（ｉ＝
２． ３． ４−・−・）での入力データ信号Ｄｉｎの
一部と、第（ｉ−１）サイクルでの入力データ信号Ｄｉ
ｎの一部をストアしている第ルジスタ３２ａからの入力
データ信号Ｄｉｎとをストアする。並列符号化部３２ｃ
は第１および第２レジスタ３２ａおよび３２ｂにストア
された入力データ信号Ｄｉｎを入力として畳み込み符号
化を行う。
系列的に且つＮビット単位で順次取り込む。本図ではｎ
ｘ３の場合を示す。並列符号化部３２は、第ルジスタ３
２ａと第２レジスタ３２ｂと符号化部（ＥＮＣ）３２ｃ
とからなり、第２レジスタ３２ｂは第ｉサイクル（ｉ＝
２． ３． ４−・−・）での入力データ信号Ｄｉｎの
一部と、第（ｉ−１）サイクルでの入力データ信号Ｄｉ
ｎの一部をストアしている第ルジスタ３２ａからの入力
データ信号Ｄｉｎとをストアする。並列符号化部３２ｃ
は第１および第２レジスタ３２ａおよび３２ｂにストア
された入力データ信号Ｄｉｎを入力として畳み込み符号
化を行う。
この畳み込み符号化の結果得られた各Ｎビットの第１チ
ヤネル（■チャネル）符号化出力ＤＩｉｎおよび第２チ
ヤネル（Ｑチャネル）符号化出力ＤＱｉｎは、それぞれ
第１チャネル側出力段シフトレジスタ（ＳＲ）３３１お
よび第２チャネル側出力段シフトレジスタ（ＳＲ）３３
Ｑを通して時系列的に順次送出される。
ヤネル（■チャネル）符号化出力ＤＩｉｎおよび第２チ
ヤネル（Ｑチャネル）符号化出力ＤＱｉｎは、それぞれ
第１チャネル側出力段シフトレジスタ（ＳＲ）３３１お
よび第２チャネル側出力段シフトレジスタ（ＳＲ）３３
Ｑを通して時系列的に順次送出される。
各サイクルでＮビット分の入力データ信号が並列的に同
時処理される。しかも、常に過去数ビットに遡って時系
列的に符号化するという畳み込み符号の本質も同時に満
足する。したがって、従来の約Ｎ倍の処理速度が達成さ
れる。
時処理される。しかも、常に過去数ビットに遡って時系
列的に符号化するという畳み込み符号の本質も同時に満
足する。したがって、従来の約Ｎ倍の処理速度が達成さ
れる。
第２図は第１図に示す畳み込み符号化回路３゜を具体化
した回路図である。なお、第１図および第２図において
、ＬＤはロード（ＬＯＡＤ）信号、ＣＬＲはクリア （
ＣＬ、！ＡＲ）信号、ＳＣＬはシフトクロック（ＳＨＩ
ＦＴ ＣＬＯＣＫ）信号である。入力段シフトレジスタ
３１には、各サイクルごとにＮビット単位で、ロード信
号ＬＤにより入力データ信号Ｄｉｎが取り込まれるが、
このときのＮは第６図の場合を例にとればＮ＝２Ｋ、す
なわち、拘束長Ｋかに＝４であるからＮ＝８となる。こ
のＮ（−８）ビットのうち、第Ｎビット目〜第（Ｎ−に
＋２）（＝６）ビット目のビット出力は第ルジスタ３２
ａにストアされ、第（Ｎ−に＋１）（−５）ビット目〜
第１ビット目のビット出力は第２レジスタ３２ｂにスト
アされる。さらに第ルジスタ３２ａの内容は、この第２
レジスタ３２ｂにもストアされる。符号化部３２ｃは、
第１および第２レジスタ３２ａおよび３２ｂの所定のビ
ット出力を入力とし且つ各ビット対応で設けられるＮ（
＝８）個の第１チヤネル側（■チャネル側）ＥＯＲ回路
２２およびＮ（＝８）個の第２チヤネル側（Ｑチャネル
側）ＥＯＲ回路２３からなり、それぞれ第１チヤネル符
号化出力Ｉｆ〜■９および第２チヤネル符号化出力Ｑｌ
−Ｑ８を出力する。出力１１〜Ｉ８は、第１チャネル側
出力段シフトレジスタ３３Ｉに印加され、出力Ｑ１〜Ｑ
８は第２チャネル側出力段シフトレジスタ３３Ｑに供給
される。さらにシフトクロックＳＣＬにより、所望の第
１チヤネル（Ｉチャネル）符号化出力ＤＩｉｎおよび第
２チヤネル（Ｑチャネル符号化出力ＤＱｉｎをそれぞれ
時系列的に順次取り出す、なお、図面の簡素化のため、
各ＥＯＲ回路２２とシフトレジスタ３３１を接続する線
群および各ＥＯＲ回路２３とシフトレジスタ８“？Ｑを
接続する線群の記載は省略しである。
した回路図である。なお、第１図および第２図において
、ＬＤはロード（ＬＯＡＤ）信号、ＣＬＲはクリア （
ＣＬ、！ＡＲ）信号、ＳＣＬはシフトクロック（ＳＨＩ
ＦＴ ＣＬＯＣＫ）信号である。入力段シフトレジスタ
３１には、各サイクルごとにＮビット単位で、ロード信
号ＬＤにより入力データ信号Ｄｉｎが取り込まれるが、
このときのＮは第６図の場合を例にとればＮ＝２Ｋ、す
なわち、拘束長Ｋかに＝４であるからＮ＝８となる。こ
のＮ（−８）ビットのうち、第Ｎビット目〜第（Ｎ−に
＋２）（＝６）ビット目のビット出力は第ルジスタ３２
ａにストアされ、第（Ｎ−に＋１）（−５）ビット目〜
第１ビット目のビット出力は第２レジスタ３２ｂにスト
アされる。さらに第ルジスタ３２ａの内容は、この第２
レジスタ３２ｂにもストアされる。符号化部３２ｃは、
第１および第２レジスタ３２ａおよび３２ｂの所定のビ
ット出力を入力とし且つ各ビット対応で設けられるＮ（
＝８）個の第１チヤネル側（■チャネル側）ＥＯＲ回路
２２およびＮ（＝８）個の第２チヤネル側（Ｑチャネル
側）ＥＯＲ回路２３からなり、それぞれ第１チヤネル符
号化出力Ｉｆ〜■９および第２チヤネル符号化出力Ｑｌ
−Ｑ８を出力する。出力１１〜Ｉ８は、第１チャネル側
出力段シフトレジスタ３３Ｉに印加され、出力Ｑ１〜Ｑ
８は第２チャネル側出力段シフトレジスタ３３Ｑに供給
される。さらにシフトクロックＳＣＬにより、所望の第
１チヤネル（Ｉチャネル）符号化出力ＤＩｉｎおよび第
２チヤネル（Ｑチャネル符号化出力ＤＱｉｎをそれぞれ
時系列的に順次取り出す、なお、図面の簡素化のため、
各ＥＯＲ回路２２とシフトレジスタ３３１を接続する線
群および各ＥＯＲ回路２３とシフトレジスタ８“？Ｑを
接続する線群の記載は省略しである。
第１図および第２図における第ルジスタ３２ａの役割に
ついて説明してお（、第３図は本発明の動作説明に用い
る図である。畳み込み符号の本質は過去数ビットに遡っ
て時系列的に符号化することにあり、このことは第５図
および第６図の構成から明らかである。これを入力段シ
フトレジスタ３１にあてはめてみると、第３図に示すご
とく、各連続４ビット分の出力をＩ、 Ｉｌ、 ＩＩ
Ｉ・−・−・のごとく取り出して処理することになる。
ついて説明してお（、第３図は本発明の動作説明に用い
る図である。畳み込み符号の本質は過去数ビットに遡っ
て時系列的に符号化することにあり、このことは第５図
および第６図の構成から明らかである。これを入力段シ
フトレジスタ３１にあてはめてみると、第３図に示すご
とく、各連続４ビット分の出力をＩ、 Ｉｌ、 ＩＩ
Ｉ・−・−・のごとく取り出して処理することになる。
そうすると、第（ｉ−１）サイクルにおける第６〜第８
ビツト目の各ビット出力は連続４ビツト分の出力を構成
できなくなる。そこで、第（ｉ−１）サイクルにおける
これらの第６〜第８ビツト目のビット出力については、
第ｉサイクルでの第１〜第３ビツト目の出力と、ｉ’、
ｎ’および■′のごとくリンクさせ、上記各連続４ビッ
ト分の出力が切れ目なく得られるようにする。今、拘束
長Ｋかに＝４の場合を例にとっているから、最大３ （
＝に−１）ビットのレジスタがあれば、第（ｉ−１）サ
イクルでのビット出力を保存しておくことができる。こ
の３ビツトレジスタが、すなわち第２レジスタ３２ａで
あり、第６〜第８ビツト目の直前のサイクルでのビット
出力を保存する。
ビツト目の各ビット出力は連続４ビツト分の出力を構成
できなくなる。そこで、第（ｉ−１）サイクルにおける
これらの第６〜第８ビツト目のビット出力については、
第ｉサイクルでの第１〜第３ビツト目の出力と、ｉ’、
ｎ’および■′のごとくリンクさせ、上記各連続４ビッ
ト分の出力が切れ目なく得られるようにする。今、拘束
長Ｋかに＝４の場合を例にとっているから、最大３ （
＝に−１）ビットのレジスタがあれば、第（ｉ−１）サ
イクルでのビット出力を保存しておくことができる。こ
の３ビツトレジスタが、すなわち第２レジスタ３２ａで
あり、第６〜第８ビツト目の直前のサイクルでのビット
出力を保存する。
以上説明したように本発明によれば、常に過去数ビット
に遡って時系列的に符号化するという本質を満足しなが
ら、Ｎビット単位で並列同時符号化を図ることができる
。このために回路規模が若干増大することはあるが、Ｌ
ＳＩ化すればこのような回路規模の増大は無視できる。
に遡って時系列的に符号化するという本質を満足しなが
ら、Ｎビット単位で並列同時符号化を図ることができる
。このために回路規模が若干増大することはあるが、Ｌ
ＳＩ化すればこのような回路規模の増大は無視できる。
それよりも、ＬＳＩ自体のもつ動作速度の約Ｎ倍の速度
を有する入力データ信号も処理できることの利益は絶大
である。
を有する入力データ信号も処理できることの利益は絶大
である。
第１図は本発明に基づく畳み込み符号化回路の基本構成
図、 第２図は第１図に示す畳み込み符号化回路３０を具体化
した回路図、 第３図は本発明の動作説明に用いる図、第４図は本発明
に係る畳み込み符号化回路が適用される伝送システムの
一例を概略的に示すブロック図・ 第５図は第４図の畳み込み符号化回路１１の一例を示す
図、 第６図はに＝４．Ｒ＝１／２の一般的な畳み込み符号化
回路を示す図である。 ２２〜第１チャネル側排他的論理和回路、２３−・第２
チャネル側排他的論理和回路、３０−・畳み込み符号化
回路、 ３１−−・入力段シフトレジスタ、 ３２−一一一並列符号化部、 ３２ａ−・第ルジスタ。 ３２ｂ−・・第２レジスタ、 ３２Ｃ・・・−符号化部、 ３３−・出力段シフトレジスタ、 ３３Ｉ・−・第１チャネル側出力段シフトレジスタ、３
３Ｑ−・−第２チャネル側出力段シフトレジスタ、■１
〜■８・・−第１チヤネル符号化出力、Ｑ ｌ−Ｑ １
−・第２チヤネル符号化出力。
図、 第２図は第１図に示す畳み込み符号化回路３０を具体化
した回路図、 第３図は本発明の動作説明に用いる図、第４図は本発明
に係る畳み込み符号化回路が適用される伝送システムの
一例を概略的に示すブロック図・ 第５図は第４図の畳み込み符号化回路１１の一例を示す
図、 第６図はに＝４．Ｒ＝１／２の一般的な畳み込み符号化
回路を示す図である。 ２２〜第１チャネル側排他的論理和回路、２３−・第２
チャネル側排他的論理和回路、３０−・畳み込み符号化
回路、 ３１−−・入力段シフトレジスタ、 ３２−一一一並列符号化部、 ３２ａ−・第ルジスタ。 ３２ｂ−・・第２レジスタ、 ３２Ｃ・・・−符号化部、 ３３−・出力段シフトレジスタ、 ３３Ｉ・−・第１チャネル側出力段シフトレジスタ、３
３Ｑ−・−第２チャネル側出力段シフトレジスタ、■１
〜■８・・−第１チヤネル符号化出力、Ｑ ｌ−Ｑ １
−・第２チヤネル符号化出力。
Claims (1)
- 【特許請求の範囲】 １、Ｎ（Ｎは予め定めた２以上の整数）ビット単位で入
力データ信号を時系列的に順次取り込む入力段シフトレ
ジスタ（３１）と、 該入力段シフトレジスタ（３１）に取り込まれた前記Ｎ
ビット単位の入力データ信号を読み出して、各ビット対
応で並列的に畳み込み符号化を行う並列符号化部（３２
）と、 該並列符号化部（３２）において符号化されたＮビット
の第１チャネル符号化出力およびＮビットの第２チャネ
ル符号化出力をそれぞれ時系列的に順次送出する第１チ
ャネル側出力段シフトレジスタ（３３Ｉ）および第２チ
ャネル側出力段シフトレジスタ（３３Ｑ）とからなるこ
とを特徴とする畳み込み符号化回路。 ２、拘束長がＫである畳み込み符号化回路であって、 前記ＮをＮ＝２Ｋに設定すると共に、 前記並列符号化部（３２）が、前記入力段シフトレジス
タ（３１）の第（Ｎ−Ｋ＋２）ビット目から第Ｎビット
目までのビット出力をストアする第１レジスタ（３２ａ
）と、該入力段レジスタの第１ビット目から第（Ｎ−Ｋ
＋１）ビット目までのビット出力および該第１レジスタ
（３２ａ）にストアされたビット出力をストアする第２
レジスタ（３２ｂ）と、該第１および第２レジスタの所
定の前記ビット出力を入力とし、前記Ｎビットの各ビッ
ト対応で設けられるＮ個の第１チャネル側排他的論理和
回路およびＮ個の第２チャネル側排他的論理和回路（３
２ｃ）とからなり、 前記第１および第２チャネル側排他的論理和回路（３２
ｃ）より前記Ｎビットの第１および第２チャネル符号化
出力をそれぞれ得て、前記第１および第２チャネル側出
力段シフトレジスタ（３３Ｉ、３３Ｑ）にそれぞれ供給
する特許請求の範囲第１項記載の畳み込み符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5410685A JPS61214623A (ja) | 1985-03-20 | 1985-03-20 | 畳み込み符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5410685A JPS61214623A (ja) | 1985-03-20 | 1985-03-20 | 畳み込み符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214623A true JPS61214623A (ja) | 1986-09-24 |
Family
ID=12961354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5410685A Pending JPS61214623A (ja) | 1985-03-20 | 1985-03-20 | 畳み込み符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
-
1985
- 1985-03-20 JP JP5410685A patent/JPS61214623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
| JP4713039B2 (ja) * | 1999-09-15 | 2011-06-29 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
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