JP2000114986A - 符号化方法及び装置 - Google Patents
符号化方法及び装置Info
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Abstract
(57)【要約】
【課題】 小回路規模でパラレル入力パラレル出力の符
号化を実現する。 【解決手段】 複数ビット幅の入力データを同時に符号
化して出力するパラレル入力パラレル出力の符号化方法
において、前記複数ビット幅に対応した数だけ設けられ
ている第１の記憶素子が、該当１ビット幅の入力データ
を入力端子で受け取って、動作クロックに応じて出力端
子に送出し、これらの出力端子から送出されるデータ及
び他のデータの組み合わせを変えて、所定数だけ設けら
れている論理回路の入力端子に供給することにより、当
該論理回路の出力端子からパラレル出力符号を送出する
ことを特徴とする。
号化を実現する。 【解決手段】 複数ビット幅の入力データを同時に符号
化して出力するパラレル入力パラレル出力の符号化方法
において、前記複数ビット幅に対応した数だけ設けられ
ている第１の記憶素子が、該当１ビット幅の入力データ
を入力端子で受け取って、動作クロックに応じて出力端
子に送出し、これらの出力端子から送出されるデータ及
び他のデータの組み合わせを変えて、所定数だけ設けら
れている論理回路の入力端子に供給することにより、当
該論理回路の出力端子からパラレル出力符号を送出する
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえばＣＤＭＡ
（符号分割多元接続）などのディジタル通信において使
用される符号化方法及び装置に関するものである。
（符号分割多元接続）などのディジタル通信において使
用される符号化方法及び装置に関するものである。
【０００２】
【従来の技術】たとえばＴＩＡ（米国電気通信工業会）
で標準化されたＩＳ−９５システムなどでは、次の各文
献に記載されたような符号化回路が使用され得る。
で標準化されたＩＳ−９５システムなどでは、次の各文
献に記載されたような符号化回路が使用され得る。
【０００３】文献１：ＴＩＡ／ＥＩＡ／ＩＳ−９５−Ａ
page ７−１６３ 文献２：ＴＩＡ／ＥＩＡ／ＩＳ−９５−Ａ page ７−
５ この文献１に記載されている符号化回路を図２に示す。
この符号化回路１０は、１６段シフトレジスタを用いた
巡回符号化回路である。
page ７−１６３ 文献２：ＴＩＡ／ＥＩＡ／ＩＳ−９５−Ａ page ７−
５ この文献１に記載されている符号化回路を図２に示す。
この符号化回路１０は、１６段シフトレジスタを用いた
巡回符号化回路である。
【０００４】図２において、符号化回路１０は、１６個
の直列に接続された１ビットのレジスタ１１〜１８（シ
フトレジスタ）と、これらレジスタ１１〜１８のあいだ
に適宜挿入されているモジュロ２加算器１３Ａ，１５Ａ
と、最後のレジスタ１８の出力端子に接続されているモ
ジュロ２加算器１８Ａとを備えている。
の直列に接続された１ビットのレジスタ１１〜１８（シ
フトレジスタ）と、これらレジスタ１１〜１８のあいだ
に適宜挿入されているモジュロ２加算器１３Ａ，１５Ａ
と、最後のレジスタ１８の出力端子に接続されているモ
ジュロ２加算器１８Ａとを備えている。
【０００５】モジュロ２加算器１３Ａ、１５Ａ、１８Ａ
の位置、すなわち帰還の位置が、図示のように、Ｘ５、
Ｘ１２、Ｘ１６（Output）であって、生成多項式Ｇ
（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５＋１に対応したものとな
っている。
の位置、すなわち帰還の位置が、図示のように、Ｘ５、
Ｘ１２、Ｘ１６（Output）であって、生成多項式Ｇ
（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５＋１に対応したものとな
っている。
【０００６】そしてこの符号化回路１０の動作状態で
は、各レジスタ１１〜１８の入力端子（Ｘ０〜Ｘ１５）
に入力される“０”または“１”のビットデータが、動
作クロックごとに各レジスタから出力される。
は、各レジスタ１１〜１８の入力端子（Ｘ０〜Ｘ１５）
に入力される“０”または“１”のビットデータが、動
作クロックごとに各レジスタから出力される。
【０００７】３つの連動スイッチ２０，２１，２２の周
期的な切替え動作は、当該周期のうち、最初のＫビット
期間には上側接点へ切替えられて、符号化回路１０の入
力端子２０Ａに供給される情報ビットがそのまま符号化
回路１０の出力端子２１Ａから送出されるとともに、モ
ジュロ２加算器１８Ａの出力がスイッチ２２の端子２２
Ａに供給される。
期的な切替え動作は、当該周期のうち、最初のＫビット
期間には上側接点へ切替えられて、符号化回路１０の入
力端子２０Ａに供給される情報ビットがそのまま符号化
回路１０の出力端子２１Ａから送出されるとともに、モ
ジュロ２加算器１８Ａの出力がスイッチ２２の端子２２
Ａに供給される。
【０００８】一方、当該周期の最後の１６ビット期間に
は、スイッチ２０〜２２はすべて下側接点へ切替えられ
て、巡回符号である誤り検出符号（ＣＲＣ）が、出力端
子２１Ａから送出される。
は、スイッチ２０〜２２はすべて下側接点へ切替えられ
て、巡回符号である誤り検出符号（ＣＲＣ）が、出力端
子２１Ａから送出される。
【０００９】したがって、この符号化回路１０の出力端
子２１Ａから出力されるシリアルデータは、最初のＫビ
ットが情報ビットで、これにつづく１６ビットが誤り検
出ビット（巡回符号）になっている。すなわち組織型の
ＣＲＣ処理が行われる。
子２１Ａから出力されるシリアルデータは、最初のＫビ
ットが情報ビットで、これにつづく１６ビットが誤り検
出ビット（巡回符号）になっている。すなわち組織型の
ＣＲＣ処理が行われる。
【００１０】次に、上記文献２に記載されている符号化
回路を図３に示す。この符号化回路３０は９段シフトレ
ジスタを用いた畳込み符号化回路である。
回路を図３に示す。この符号化回路３０は９段シフトレ
ジスタを用いた畳込み符号化回路である。
【００１１】図３において、符号化回路３０は、直列に
接続された１ビットのレジスタ３１〜３８（シフトレジ
スタ）と、これらレジスタ３１〜３８の入出力端子（Ｒ
１〜Ｒ９）に適宜接続されるとともに、最後のレジスタ
３８の出力端子に接続されているモジュロ２加算器３
９，４０とを備えている。
接続された１ビットのレジスタ３１〜３８（シフトレジ
スタ）と、これらレジスタ３１〜３８の入出力端子（Ｒ
１〜Ｒ９）に適宜接続されるとともに、最後のレジスタ
３８の出力端子に接続されているモジュロ２加算器３
９，４０とを備えている。
【００１２】この符号化回路３０の動作状態では、各レ
ジスタ３１〜３８の入力端子（Ｒ１〜Ｒ８）に入力され
る“０”または“１”のビットデータが、動作クロック
ごとに、各レジスタから出力され、右へシフトされてゆ
く。
ジスタ３１〜３８の入力端子（Ｒ１〜Ｒ８）に入力され
る“０”または“１”のビットデータが、動作クロック
ごとに、各レジスタから出力され、右へシフトされてゆ
く。
【００１３】このシフトにともなって、モジュロ２加算
器３９は、端子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ６、Ｒ８、
Ｒ９のモジュロ２加算結果として、ｇ０を出力し、モジ
ュロ２加算器４０は端子Ｒ１、Ｒ３、Ｒ４、Ｒ５、Ｒ９
のモジュロ２加算結果として、ｇ１を出力する。そして
ｇ０は出力端子Ｃ０から送出され、ｇ１は出力端子Ｃ１
から送出される。
器３９は、端子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ６、Ｒ８、
Ｒ９のモジュロ２加算結果として、ｇ０を出力し、モジ
ュロ２加算器４０は端子Ｒ１、Ｒ３、Ｒ４、Ｒ５、Ｒ９
のモジュロ２加算結果として、ｇ１を出力する。そして
ｇ０は出力端子Ｃ０から送出され、ｇ１は出力端子Ｃ１
から送出される。
【００１４】また、前記の動作クロックごとに、符号化
回路３０の出力データとしてこれらｇ０、ｇ１がこの順
番で交互に出力されるので、８クロック期間に１６ビッ
トの畳込み符号を出力することができる。これは符号化
率１／２の畳込み符号化処理となっている。
回路３０の出力データとしてこれらｇ０、ｇ１がこの順
番で交互に出力されるので、８クロック期間に１６ビッ
トの畳込み符号を出力することができる。これは符号化
率１／２の畳込み符号化処理となっている。
【００１５】
【発明が解決しようとする課題】ところで、上記文献１
および文献２の符号化回路１０および３０は、入力デー
タとしてビット幅１のシリアルデータを前提としてい
て、そのままでは、複数ビット幅のパラレルデータ入力
に対応することができない。
および文献２の符号化回路１０および３０は、入力デー
タとしてビット幅１のシリアルデータを前提としてい
て、そのままでは、複数ビット幅のパラレルデータ入力
に対応することができない。
【００１６】たとえば一般的な８ビット（１バイト）幅
のパラレルデータ入力に対応するために、符号化回路１
０または３０のような回路構成を８つ並列に構成した場
合、全体として回路規模が大きくなりすぎる問題があ
る。
のパラレルデータ入力に対応するために、符号化回路１
０または３０のような回路構成を８つ並列に構成した場
合、全体として回路規模が大きくなりすぎる問題があ
る。
【００１７】一方、符号化回路部分の規模を増加しない
方法としてシリアル−パラレル変換を用いることが考え
られる。
方法としてシリアル−パラレル変換を用いることが考え
られる。
【００１８】すなわち、符号化回路１０の入力端子２０
Ａまたは符号化回路３０の入力端子Ｒ１にパラレル−シ
リアル変換回路を接続するとともに、符号化回路１０の
出力端子２１Ａまたは符号化回路３０の出力端子Ｃ０、
Ｃ１にシリアル−パラレル変換回路を接続する方法であ
る。
Ａまたは符号化回路３０の入力端子Ｒ１にパラレル−シ
リアル変換回路を接続するとともに、符号化回路１０の
出力端子２１Ａまたは符号化回路３０の出力端子Ｃ０、
Ｃ１にシリアル−パラレル変換回路を接続する方法であ
る。
【００１９】この場合、符号化回路部分はシリアル構成
であるため、８ビットのデータを処理するには８クロッ
クを要して、処理遅延の問題が生じる。また、全体とし
て回路規模も大きい。
であるため、８ビットのデータを処理するには８クロッ
クを要して、処理遅延の問題が生じる。また、全体とし
て回路規模も大きい。
【００２０】
【課題を解決するための手段】かかる課題を解決するた
めに第１の発明では、複数ビット幅の入力データを同時
に符号化して出力するパラレル入力パラレル出力の符号
化方法において、前記複数ビット幅に対応した数だけ設
けられている第１の記憶素子が、該当１ビット幅の入力
データを入力端子で受け取って、動作クロックに応じて
出力端子に送出し、これらの出力端子から送出されるデ
ータ及び他のデータの組み合わせを変えて、所定数だけ
設けられている論理回路の入力端子に供給することによ
り、当該論理回路の出力端子からパラレル出力符号を送
出することを特徴とする。
めに第１の発明では、複数ビット幅の入力データを同時
に符号化して出力するパラレル入力パラレル出力の符号
化方法において、前記複数ビット幅に対応した数だけ設
けられている第１の記憶素子が、該当１ビット幅の入力
データを入力端子で受け取って、動作クロックに応じて
出力端子に送出し、これらの出力端子から送出されるデ
ータ及び他のデータの組み合わせを変えて、所定数だけ
設けられている論理回路の入力端子に供給することによ
り、当該論理回路の出力端子からパラレル出力符号を送
出することを特徴とする。
【００２１】また、第２の発明では、複数ビット幅の入
力データを同時に符号化して出力するパラレル入力パラ
レル出力の符号化装置において、前記複数ビット幅に対
応した数だけ設けられている第１の記憶素子が、該当１
ビット幅の入力データを入力端子で受け取って、動作ク
ロックに応じて出力端子に送出し、これらの出力端子か
ら送出されるデータ及び他のデータの組み合わせを変え
て、所定数だけ設けられている論理回路の入力端子に供
給することにより、当該論理回路の出力端子からパラレ
ル出力符号を送出することを特徴とする。
力データを同時に符号化して出力するパラレル入力パラ
レル出力の符号化装置において、前記複数ビット幅に対
応した数だけ設けられている第１の記憶素子が、該当１
ビット幅の入力データを入力端子で受け取って、動作ク
ロックに応じて出力端子に送出し、これらの出力端子か
ら送出されるデータ及び他のデータの組み合わせを変え
て、所定数だけ設けられている論理回路の入力端子に供
給することにより、当該論理回路の出力端子からパラレ
ル出力符号を送出することを特徴とする。
【００２２】
【発明の実施の形態】（Ａ）実施形態 以下、本発明の実施形態にかかる符号化回路について説
明する。
明する。
【００２３】これらの実施形態は、出力ビット幅に対応
した数の論理回路を並列に設けることで、８ビット幅の
入力データ（送信データ）を同時に符号化して出力する
パラレル入力パラレル出力の符号化回路を実現すること
を特徴とする。
した数の論理回路を並列に設けることで、８ビット幅の
入力データ（送信データ）を同時に符号化して出力する
パラレル入力パラレル出力の符号化回路を実現すること
を特徴とする。
【００２４】(Ａ−１）第１の実施形態の構成および動
作 図１に示した符号化回路４０は、巡回符号である誤り検
出符号（ＣＲＣ：Cyclic Redundancy Check）を出力
するための回路である。符号化回路４０は図１（Ａ）の
レジスタ４１と、このレジスタ４１の次段に接続される
図１（Ｂ）の回路から構成されている。
作 図１に示した符号化回路４０は、巡回符号である誤り検
出符号（ＣＲＣ：Cyclic Redundancy Check）を出力
するための回路である。符号化回路４０は図１（Ａ）の
レジスタ４１と、このレジスタ４１の次段に接続される
図１（Ｂ）の回路から構成されている。
【００２５】図１（Ａ）において、レジスタ４１はたと
えば８個のＤタイプフリップフロップを並列にならべた
ものであってよい。そして動作クロックＣＫがこれら８
個のＤ−ＦＦのＴ（クロック）入力端子に同時に供給さ
れることにより、各ＦＦ（フリップフロップ）のＤ入力
端子に供給されている送信データ、すなわち入力データ
Ｉ１〜Ｉ８が、各ＦＦのＱ出力端子に同時にあらわれ
る。これがＤ１〜Ｄ８である。
えば８個のＤタイプフリップフロップを並列にならべた
ものであってよい。そして動作クロックＣＫがこれら８
個のＤ−ＦＦのＴ（クロック）入力端子に同時に供給さ
れることにより、各ＦＦ（フリップフロップ）のＤ入力
端子に供給されている送信データ、すなわち入力データ
Ｉ１〜Ｉ８が、各ＦＦのＱ出力端子に同時にあらわれ
る。これがＤ１〜Ｄ８である。
【００２６】ここで、出力データＤ１は入力データＩ１
に対応し、同様に、Ｄ２はＩ２に、Ｄ３はＩ３に、Ｄ４
はＩ４に、Ｄ５はＩ５に、Ｄ６はＩ６に、Ｄ７はＩ７
に、Ｄ８はＩ８にそれぞれ対応している。
に対応し、同様に、Ｄ２はＩ２に、Ｄ３はＩ３に、Ｄ４
はＩ４に、Ｄ５はＩ５に、Ｄ６はＩ６に、Ｄ７はＩ７
に、Ｄ８はＩ８にそれぞれ対応している。
【００２７】各Ｄ−ＦＦのＱ出力端子は図１（Ｂ）のＯ
Ｒ（論理和）回路４２Ａ〜４２Ｐの入力端子に接続され
ている。
Ｒ（論理和）回路４２Ａ〜４２Ｐの入力端子に接続され
ている。
【００２８】図１（Ｂ）において、符号４２Ａ〜４２Ｐ
の１６個のＯＲ回路はそれぞれに、少なくとも２以上の
入力端子を持っていて、D１〜Ｄ８のなかのいくつかが
異なる組み合わせで接続される。そして２以上の入力端
子のうち少なくとも１つには、前記Ｄ１〜Ｄ８のいずれ
かが接続される。
の１６個のＯＲ回路はそれぞれに、少なくとも２以上の
入力端子を持っていて、D１〜Ｄ８のなかのいくつかが
異なる組み合わせで接続される。そして２以上の入力端
子のうち少なくとも１つには、前記Ｄ１〜Ｄ８のいずれ
かが接続される。
【００２９】各ＯＲ回路４２Ａ〜４２Ｐの入力端子には
また、後述するＸ０OUT〜X１５OUTのなかのいくつかが
異なる組み合わせで接続される。そして２以上の入力端
子のうち少なくとも１つには、前記Ｘ０OUT〜X１５OUT
のいずれかが接続される。
また、後述するＸ０OUT〜X１５OUTのなかのいくつかが
異なる組み合わせで接続される。そして２以上の入力端
子のうち少なくとも１つには、前記Ｘ０OUT〜X１５OUT
のいずれかが接続される。
【００３０】すなわち、ＯＲ回路４２Ａ〜４２Ｐの複数
の入力端子にはこれらＤ１〜Ｄ８のうち少なくとも１つ
を含み、なおかつＸ０OUT〜Ｘ１５OUTのうち少なくとも
１つを含むように、Ｄ１〜Ｄ８と、Ｘ０OUT〜Ｘ１５OUT
のなかのいくつかのデータが、その組み合わせが異なる
ように接続される。
の入力端子にはこれらＤ１〜Ｄ８のうち少なくとも１つ
を含み、なおかつＸ０OUT〜Ｘ１５OUTのうち少なくとも
１つを含むように、Ｄ１〜Ｄ８と、Ｘ０OUT〜Ｘ１５OUT
のなかのいくつかのデータが、その組み合わせが異なる
ように接続される。
【００３１】たとえばＯＲ回路４２Ａの４つの入力端子
にはＸ８OUT、X１２OUT、Ｄ４、Ｄ８が接続され、同じ
く端子数４であるＯＲ回路４２Ｂの入力端子にはＸ９OU
T、Ｘ１３OUT、Ｄ３、Ｄ７が接続されて、端子数は同じ
であってもその組み合わせが異なる。その一方で、ＯＲ
回路４２Ｆなどでは入力端子数は６であり、端子数自体
もＯＲ回路によって相違し得る。
にはＸ８OUT、X１２OUT、Ｄ４、Ｄ８が接続され、同じ
く端子数４であるＯＲ回路４２Ｂの入力端子にはＸ９OU
T、Ｘ１３OUT、Ｄ３、Ｄ７が接続されて、端子数は同じ
であってもその組み合わせが異なる。その一方で、ＯＲ
回路４２Ｆなどでは入力端子数は６であり、端子数自体
もＯＲ回路によって相違し得る。
【００３２】そして、Ｘ８OUT、X１２OUT、Ｄ４、Ｄ８
を接続しているＯＲ回路４２Ａの出力データＸ０につい
ては、ブール代数を用いて、Ｘ０＝Ｘ８OUT＋X１２OUT
＋Ｄ４＋Ｄ８と表現することができ、ＯＲ回路４２Ｐで
は、Ｘ１５＝Ｘ７OUT＋Ｘ１１OUT＋Ｘ１５OUT＋Ｄ１＋
Ｄ５となる。同様の関係が、他のＯＲ回路４２Ｂ〜４２
Ｏの出力データＸ１〜Ｘ１４と入力データとのあいだで
も成立する。
を接続しているＯＲ回路４２Ａの出力データＸ０につい
ては、ブール代数を用いて、Ｘ０＝Ｘ８OUT＋X１２OUT
＋Ｄ４＋Ｄ８と表現することができ、ＯＲ回路４２Ｐで
は、Ｘ１５＝Ｘ７OUT＋Ｘ１１OUT＋Ｘ１５OUT＋Ｄ１＋
Ｄ５となる。同様の関係が、他のＯＲ回路４２Ｂ〜４２
Ｏの出力データＸ１〜Ｘ１４と入力データとのあいだで
も成立する。
【００３３】ＯＲ回路４２Ａ〜４２Ｐの各出力端子に
は、Ａ〜Ｐでアルファベット順に対応付けられた１６個
のトレジスタ４３Ａ〜４３Ｐの１つが接続されている。
符号４３Ａ〜４３Ｐの各レジスタは、１ビットのレジス
タで、それぞれが１つのＤ−ＦＦであってよい。
は、Ａ〜Ｐでアルファベット順に対応付けられた１６個
のトレジスタ４３Ａ〜４３Ｐの１つが接続されている。
符号４３Ａ〜４３Ｐの各レジスタは、１ビットのレジス
タで、それぞれが１つのＤ−ＦＦであってよい。
【００３４】各レジスタ４３Ａ〜４３Ｐの入力端子のデ
ータＸ０〜Ｘ１５、すなわち各ＯＲ回路４２Ａ〜４２Ｐ
の出力データは、各レジスタに動作クロックＣＫが供給
されたタイミングでレジスタの出力端子にあらわれ、前
記Ｘ０OUT〜X１５OUTとして出力される。
ータＸ０〜Ｘ１５、すなわち各ＯＲ回路４２Ａ〜４２Ｐ
の出力データは、各レジスタに動作クロックＣＫが供給
されたタイミングでレジスタの出力端子にあらわれ、前
記Ｘ０OUT〜X１５OUTとして出力される。
【００３５】レジスタ４３Ａ〜４３Ｐの出力データＸ０
OUT〜X１５OUTは、上述したように、ＯＲ回路４２Ａ〜
４２Ｐの入力端子に帰還される一方で、生成された巡回
符号として符号化回路４０の外へパラレル出力される。
OUT〜X１５OUTは、上述したように、ＯＲ回路４２Ａ〜
４２Ｐの入力端子に帰還される一方で、生成された巡回
符号として符号化回路４０の外へパラレル出力される。
【００３６】動作クロックＣＫはすべてのレジスタ４３
Ａ〜４３Ｐに同時に供給されるもので、上述したレジス
タ４１のための動作クロックＣＫと同一のクロック生成
回路から送出されるものであってよく、少なくとも同一
周波数のクロックであることを要する。
Ａ〜４３Ｐに同時に供給されるもので、上述したレジス
タ４１のための動作クロックＣＫと同一のクロック生成
回路から送出されるものであってよく、少なくとも同一
周波数のクロックであることを要する。
【００３７】したがって１つの動作クロックでＤ１〜Ｄ
８が同時に更新され、Ｘ０〜Ｘ１５が同時に更新され、
さらにＸ０OUT〜Ｘ１５OUTが同時に更新される。
８が同時に更新され、Ｘ０〜Ｘ１５が同時に更新され、
さらにＸ０OUT〜Ｘ１５OUTが同時に更新される。
【００３８】なお、図１（Ｂ）では、各レジスタ４３Ａ
〜４３Ｐはそれぞれ分離したものとして図示している
が、それぞれ１つのＤ−ＦＦに置換できる点、同一の動
作クロックＣＫで動作する点などが共通であるため、図
１（Ａ）のレジスタ４１のような形式にまとめて示すこ
ともできる。
〜４３Ｐはそれぞれ分離したものとして図示している
が、それぞれ１つのＤ−ＦＦに置換できる点、同一の動
作クロックＣＫで動作する点などが共通であるため、図
１（Ａ）のレジスタ４１のような形式にまとめて示すこ
ともできる。
【００３９】以上のような符号化回路４０によれば、８
ビットパラレルの送信データ入力Ｉ１〜Ｉ８に対して、
１６ビットパラレルの巡回符号出力Ｘ０OUT〜X１５OUT
が同時に得られることになるが、符号化回路４０のパラ
レル出力が８ビット幅でよければ、Ｘ０OUT〜X１５OUT
を８ビットずつ２つに分けて出力するようにするとよ
い。この場合、符号化回路４０のパラレル出力の周波数
にくらべて動作クロックCKの周波数は半分でよくなり、
回路設計上の制約が小さくなり自由度が大きくなる。
ビットパラレルの送信データ入力Ｉ１〜Ｉ８に対して、
１６ビットパラレルの巡回符号出力Ｘ０OUT〜X１５OUT
が同時に得られることになるが、符号化回路４０のパラ
レル出力が８ビット幅でよければ、Ｘ０OUT〜X１５OUT
を８ビットずつ２つに分けて出力するようにするとよ
い。この場合、符号化回路４０のパラレル出力の周波数
にくらべて動作クロックCKの周波数は半分でよくなり、
回路設計上の制約が小さくなり自由度が大きくなる。
【００４０】なお、本実施形態では図２の符号化回路１
０と対比するため巡回符号（誤り検出ビット（ＣＲ
Ｃ））の生成多項式がＧ（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５
＋１の場合について示したが、生成多項式の形が変わる
とそれに応じて符号化回路４０の形も変わる。
０と対比するため巡回符号（誤り検出ビット（ＣＲ
Ｃ））の生成多項式がＧ（Ｘ）＝Ｘ１６＋Ｘ１２＋Ｘ５
＋１の場合について示したが、生成多項式の形が変わる
とそれに応じて符号化回路４０の形も変わる。
【００４１】（Ａ−２）第１の実施形態の効果 以上のように、本実施形態によれば、小規模の回路で従
来の巡回符号化回路１０と同等な巡回符号（誤り検出ビ
ット）をパラレルで生成、送出することができる。
来の巡回符号化回路１０と同等な巡回符号（誤り検出ビ
ット）をパラレルで生成、送出することができる。
【００４２】また、このような動作を実現するために従
来の巡回符号化回路１０が８クロック必要としたところ
を、本実施形態では１クロックで済むので、処理遅延を
短縮することができる。たとえば従来の符号化回路１０
と同一周波数のクロックを使用した場合、処理時間が１
／８になる。
来の巡回符号化回路１０が８クロック必要としたところ
を、本実施形態では１クロックで済むので、処理遅延を
短縮することができる。たとえば従来の符号化回路１０
と同一周波数のクロックを使用した場合、処理時間が１
／８になる。
【００４３】反対に、従来の符号化回路１０と同じ処理
遅延時間が許容されるのであれば、使用する動作クロッ
クの周波数を１／８にすることができ、回路設計の自由
度が大きい。
遅延時間が許容されるのであれば、使用する動作クロッ
クの周波数を１／８にすることができ、回路設計の自由
度が大きい。
【００４４】（Ｂ−１）第２の実施形態の構成および動
作 第１の実施形態が巡回符号化回路であったのに対し第２
の実施形態は畳込み符号化回路にかかるものである。こ
の畳込み符号化回路５０を図４に示す。
作 第１の実施形態が巡回符号化回路であったのに対し第２
の実施形態は畳込み符号化回路にかかるものである。こ
の畳込み符号化回路５０を図４に示す。
【００４５】図４（Ａ）において、レジスタ５１と５２
はそれぞれ図１（Ａ）のレジスタ４１と同じレジスタで
ある。
はそれぞれ図１（Ａ）のレジスタ４１と同じレジスタで
ある。
【００４６】レジスタ５１における８ビット幅の送信デ
ータ入力Ｉ１〜Ｉ８と出力データＤ１〜Ｄ８の関係は、
前記レジスタ４１におけるＩ１〜Ｉ８とＤ１〜Ｄ８の関
係と同じである。
ータ入力Ｉ１〜Ｉ８と出力データＤ１〜Ｄ８の関係は、
前記レジスタ４１におけるＩ１〜Ｉ８とＤ１〜Ｄ８の関
係と同じである。
【００４７】同様に、レジスタ５２における入力データ
Ｄ１〜Ｄ８と出力データＲ８〜Ｒ１の関係も、前記レジ
スタ４１におけるＩ１〜Ｉ８とＤ１〜Ｄ８の関係と同じ
である。
Ｄ１〜Ｄ８と出力データＲ８〜Ｒ１の関係も、前記レジ
スタ４１におけるＩ１〜Ｉ８とＤ１〜Ｄ８の関係と同じ
である。
【００４８】ただしここで、入力データＤ１には出力デ
ータＲ８が対応付けられ、その他も同様に、Ｄ２にはＲ
７が、Ｄ３にはＲ６が、Ｄ４にはＲ５が、Ｄ５にはＲ４
が、Ｄ６にはＲ３が、Ｄ７にはＲ２が、Ｄ８にはＲ１が
それぞれ対応付けられている。
ータＲ８が対応付けられ、その他も同様に、Ｄ２にはＲ
７が、Ｄ３にはＲ６が、Ｄ４にはＲ５が、Ｄ５にはＲ４
が、Ｄ６にはＲ３が、Ｄ７にはＲ２が、Ｄ８にはＲ１が
それぞれ対応付けられている。
【００４９】また、レジスタ５１と５２に供給される動
作クロックＣＫは同一のクロックである。
作クロックＣＫは同一のクロックである。
【００５０】したがってビット幅中でたとえば左端の１
ビット（Ｉ８、Ｄ８、Ｒ１に対応するビット）に供給さ
れる時系列なデータが“０１０１”である場合、１クロ
ック目の供給でＤ８に時系列データ先頭の“０”があら
われる（このときＲ１は初期状態または従前の状態に依
存する）とすると、２クロック目の供給で先頭から２番
目の“１”がＤ８にあらわれるとともに、先頭の“０”
がＲ１にあらわれる。先頭から３番目４番目の“０１”
についても同様である。
ビット（Ｉ８、Ｄ８、Ｒ１に対応するビット）に供給さ
れる時系列なデータが“０１０１”である場合、１クロ
ック目の供給でＤ８に時系列データ先頭の“０”があら
われる（このときＲ１は初期状態または従前の状態に依
存する）とすると、２クロック目の供給で先頭から２番
目の“１”がＤ８にあらわれるとともに、先頭の“０”
がＲ１にあらわれる。先頭から３番目４番目の“０１”
についても同様である。
【００５１】換言するなら、レジスタ５１および５２を
まとめると、段数２のシフトレジスタを８つ並列に（ビ
ット幅方向に）ならべたような構成となっている。
まとめると、段数２のシフトレジスタを８つ並列に（ビ
ット幅方向に）ならべたような構成となっている。
【００５２】一方、従来の符号化回路３０との対比関係
に注目するなら、符号化回路３０において、ある時点の
１番目のクロックからこれにつづく８番目のクロックで
シリアルにシフトされる連続した８ビットの送信データ
が、符号化回路５０では、たとえばレジスタ５２のなか
に同時に格納されていることになる。また、符号化回路
３０で９番目のクロックから１６番目のクロックでシフ
トされる連続した８ビットの送信データは、符号化回路
５０では、前記の時点と同一時点に、レジスタ５１のな
かに格納されていることになる。
に注目するなら、符号化回路３０において、ある時点の
１番目のクロックからこれにつづく８番目のクロックで
シリアルにシフトされる連続した８ビットの送信データ
が、符号化回路５０では、たとえばレジスタ５２のなか
に同時に格納されていることになる。また、符号化回路
３０で９番目のクロックから１６番目のクロックでシフ
トされる連続した８ビットの送信データは、符号化回路
５０では、前記の時点と同一時点に、レジスタ５１のな
かに格納されていることになる。
【００５３】次に、図４（Ｂ）において、１６個のＯＲ
回路５３Ａ〜５３Ｐそれぞれが持つ複数の入力端子に
は、Ｄ１〜Ｄ８とＲ８〜Ｒ１が異なる組み合わせで接続
されている。
回路５３Ａ〜５３Ｐそれぞれが持つ複数の入力端子に
は、Ｄ１〜Ｄ８とＲ８〜Ｒ１が異なる組み合わせで接続
されている。
【００５４】この場合も、第１の実施形態のＤ１〜Ｄ８
およびＸ０OUT〜X１５OUTの場合と同様に、各ＯＲ回路
５３Ａ〜５３Ｐの複数の入力端子のすべてが、Ｄ１〜Ｄ
８またはＸ０OUT〜X１５OUTのいずれか一方だけで占有
されることはなく、少なくとも１つは他方のデータが混
在するように接続される。
およびＸ０OUT〜X１５OUTの場合と同様に、各ＯＲ回路
５３Ａ〜５３Ｐの複数の入力端子のすべてが、Ｄ１〜Ｄ
８またはＸ０OUT〜X１５OUTのいずれか一方だけで占有
されることはなく、少なくとも１つは他方のデータが混
在するように接続される。
【００５５】そしてまた、ＯＲ回路の入力端子に接続さ
れている、たとえばＤ８とＲ１は、同じデータではな
く、時間方向に１クロック分ずれたデータである。この
点はＤ７とＲ２などについても同様である。
れている、たとえばＤ８とＲ１は、同じデータではな
く、時間方向に１クロック分ずれたデータである。この
点はＤ７とＲ２などについても同様である。
【００５６】ＯＲ回路５３Ａ〜５３Ｐの出力データｇ０
１〜ｇ０８（ｇＮＭのＮ＝０で、Ｍ＝１，２，３，…，
８）およびｇ１１〜ｇ１８（ｇＮＭのＮ＝１で、Ｍ＝
１，２，３，…，８）の１６ビットが、当該符号化回路
５０の出力となる畳込み符号である。
１〜ｇ０８（ｇＮＭのＮ＝０で、Ｍ＝１，２，３，…，
８）およびｇ１１〜ｇ１８（ｇＮＭのＮ＝１で、Ｍ＝
１，２，３，…，８）の１６ビットが、当該符号化回路
５０の出力となる畳込み符号である。
【００５７】たとえば、入力端子にＤ１、Ｒ１、Ｒ２、
Ｒ３、Ｒ５、Ｒ７、Ｒ８を接続しているＯＲ回路５３Ａ
の出力データｇ０１については、ブール代数を用いて、
ｇ０１＝Ｄ１＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５＋Ｒ７＋Ｒ８と
表現することができ、ＯＲ回路５３Ｐでは、ｇ１８＝Ｄ
８＋Ｄ６＋Ｄ５＋Ｄ４＋Ｒ１となる。同様の関係が、他
のＯＲ回路５３Ｂ〜５３Oの出力データｇ０２〜ｇ０８
およびｇ１１〜ｇ１７と入力データとのあいだでも成立
する。
Ｒ３、Ｒ５、Ｒ７、Ｒ８を接続しているＯＲ回路５３Ａ
の出力データｇ０１については、ブール代数を用いて、
ｇ０１＝Ｄ１＋Ｒ１＋Ｒ２＋Ｒ３＋Ｒ５＋Ｒ７＋Ｒ８と
表現することができ、ＯＲ回路５３Ｐでは、ｇ１８＝Ｄ
８＋Ｄ６＋Ｄ５＋Ｄ４＋Ｒ１となる。同様の関係が、他
のＯＲ回路５３Ｂ〜５３Oの出力データｇ０２〜ｇ０８
およびｇ１１〜ｇ１７と入力データとのあいだでも成立
する。
【００５８】したがって１つの動作クロックでＤ１〜Ｄ
８が同時に更新され、Ｒ８〜Ｒ１が同時に更新され、さ
らにｇ０１〜ｇ０８およびｇ１１〜ｇ１８が同時に更新
される。
８が同時に更新され、Ｒ８〜Ｒ１が同時に更新され、さ
らにｇ０１〜ｇ０８およびｇ１１〜ｇ１８が同時に更新
される。
【００５９】以上のような符号化回路５０によれば、８
ビットパラレルの送信データ入力Ｉ１〜Ｉ８に対して、
１６ビットパラレルの畳込み符号出力ｇ０１〜ｇ０８お
よびｇ１１〜ｇ１８が得られる。
ビットパラレルの送信データ入力Ｉ１〜Ｉ８に対して、
１６ビットパラレルの畳込み符号出力ｇ０１〜ｇ０８お
よびｇ１１〜ｇ１８が得られる。
【００６０】なお、本実施形態では図３の符号化回路３
０と対比するため、符号化率１／２、レジスタ数が８ビ
ットの場合について示したが、本発明にかかる符号化回
路の構成はこれらに限定されるものではない。
０と対比するため、符号化率１／２、レジスタ数が８ビ
ットの場合について示したが、本発明にかかる符号化回
路の構成はこれらに限定されるものではない。
【００６１】（Ｂ−２）第２の実施形態の効果 以上のように、本実施形態によれば、第１の実施形態と
同様な効果を畳込み符号において得ることができる。
同様な効果を畳込み符号において得ることができる。
【００６２】すなわち、小規模の回路で従来の畳込み符
号化回路３０と同等な畳込み符号をパラレルで生成、送
出することができる。
号化回路３０と同等な畳込み符号をパラレルで生成、送
出することができる。
【００６３】また、このような動作を実現するために従
来の畳込み符号化回路３０が８クロック必要としたとこ
ろを、本実施形態では１クロックで済むので、処理遅延
を短縮することができる。たとえば従来の符号化回路３
０と同一周波数のクロックを使用した場合、処理時間が
１／８になる。
来の畳込み符号化回路３０が８クロック必要としたとこ
ろを、本実施形態では１クロックで済むので、処理遅延
を短縮することができる。たとえば従来の符号化回路３
０と同一周波数のクロックを使用した場合、処理時間が
１／８になる。
【００６４】反対に、従来の符号化回路３０と同じ処理
遅延時間が許容されるのであれば、使用する動作クロッ
クの周波数を１／８にすることができ、回路設計の自由
度が大きい。
遅延時間が許容されるのであれば、使用する動作クロッ
クの周波数を１／８にすることができ、回路設計の自由
度が大きい。
【００６５】（Ｃ−１）第３の実施形態の構成および動
作 本実施形態は図５に示すように一般化した並列処理符号
化回路６０にかかるものである。
作 本実施形態は図５に示すように一般化した並列処理符号
化回路６０にかかるものである。
【００６６】図５（Ａ）において、レジスタ６１は前記
レジスタ４１に対応するものであるが、そのビット幅は
Ｍ＋１（Ｍは任意の正整数）ビットとなっている。これ
は送信データ入力のビット幅Ｍ＋１に対応している。
レジスタ４１に対応するものであるが、そのビット幅は
Ｍ＋１（Ｍは任意の正整数）ビットとなっている。これ
は送信データ入力のビット幅Ｍ＋１に対応している。
【００６７】したがってレジスタ６１の出力端子から
は、IN ０〜IN MのＭ＋１ビットの出力データが出力
される。IN ０〜IN Mは図５（Ｂ）の符号化演算回路
部６２の入力端子に接続されている。
は、IN ０〜IN MのＭ＋１ビットの出力データが出力
される。IN ０〜IN Mは図５（Ｂ）の符号化演算回路
部６２の入力端子に接続されている。
【００６８】図５（Ｂ）において、符号化演算回路部６
２は本実施形態ではその内部構成を特定しないが、たと
えば図１（Ｂ）のＯＲ回路４２Ａ〜４２Ｐなどのような
論理回路（ＯＲ回路に限らない）を少なくとも１段備え
ているものとする。
２は本実施形態ではその内部構成を特定しないが、たと
えば図１（Ｂ）のＯＲ回路４２Ａ〜４２Ｐなどのような
論理回路（ＯＲ回路に限らない）を少なくとも１段備え
ているものとする。
【００６９】また、必要に応じてこれらの論理回路の次
段、または論理回路段のあいだに、図１（Ｂ）のレジス
タ４３Ａ〜４３Ｐのようなレジスタを備えているものと
する。その場合、このレジスタは、前記レジスタ６１と
同じ動作クロックＣＫで動作するものとする。
段、または論理回路段のあいだに、図１（Ｂ）のレジス
タ４３Ａ〜４３Ｐのようなレジスタを備えているものと
する。その場合、このレジスタは、前記レジスタ６１と
同じ動作クロックＣＫで動作するものとする。
【００７０】このような符号化演算回路部６２の出力端
子の数は、上述した図１および図４でそうであったよう
に、一般に入力端子数Ｍ＋１とは異なる。すなわちＯＵ
Ｔ０〜ＯＵＴＮのＮ＋１ビットである。
子の数は、上述した図１および図４でそうであったよう
に、一般に入力端子数Ｍ＋１とは異なる。すなわちＯＵ
Ｔ０〜ＯＵＴＮのＮ＋１ビットである。
【００７１】（Ｃ−２）第３の実施形態の効果 以上のように本実施形態によれば、第１の実施形態の巡
回符号化、第２の実施形態の畳込み符号化に限らず、一
般的にシフトレジスタ（各レジスタ間に論理回路を挿入
したものも含む）を用いてその出力から符号化データを
得る回路は、符号化演算回路部６２に置換することがで
きる。そしてこの置換は一般的に、従来にくらべて処理
遅延を小さくし、回路規模を縮小し、回路設計の自由度
を増大するという効果をもたらす。
回符号化、第２の実施形態の畳込み符号化に限らず、一
般的にシフトレジスタ（各レジスタ間に論理回路を挿入
したものも含む）を用いてその出力から符号化データを
得る回路は、符号化演算回路部６２に置換することがで
きる。そしてこの置換は一般的に、従来にくらべて処理
遅延を小さくし、回路規模を縮小し、回路設計の自由度
を増大するという効果をもたらす。
【００７２】さらにこれらの効果は、送信データ入力の
ビット幅Ｍ＋１が増大するにしたがって大きくなる傾向
がある。
ビット幅Ｍ＋１が増大するにしたがって大きくなる傾向
がある。
【００７３】たとえば図２や図３のようなシフトレジス
タを用いて１ビット幅のシリアルデータとして符号化す
るとＭ＋１クロックを要するところが、本実施形態では
１クロックで処理することが可能であり、この１クロッ
クとＭ＋１クロックの差は、Ｍ＋１が増大するほど大き
くなる。
タを用いて１ビット幅のシリアルデータとして符号化す
るとＭ＋１クロックを要するところが、本実施形態では
１クロックで処理することが可能であり、この１クロッ
クとＭ＋１クロックの差は、Ｍ＋１が増大するほど大き
くなる。
【００７４】(Ｄ）他の実施形態 以上の説明では、情報ビットと誤り検出用に付加された
ビット（誤り検出ビット）が識別できない非組織型の符
号を出力する符号化回路について説明したが、符号化回
路の出力端子に接続したセレクタで、情報ビットと検出
ビットを所定のビット期間ごとに切り替えることによ
り、情報ビットと検出ビットが識別できる組織型の符号
を出力する符号化回路とすることもできる。この場合、
第１〜第３の実施形態の符号化回路は、誤り検出ビット
を生成し出力するための回路という位置付けになる。
ビット（誤り検出ビット）が識別できない非組織型の符
号を出力する符号化回路について説明したが、符号化回
路の出力端子に接続したセレクタで、情報ビットと検出
ビットを所定のビット期間ごとに切り替えることによ
り、情報ビットと検出ビットが識別できる組織型の符号
を出力する符号化回路とすることもできる。この場合、
第１〜第３の実施形態の符号化回路は、誤り検出ビット
を生成し出力するための回路という位置付けになる。
【００７５】ただし畳込み符号の場合、非組織符号のほ
うが優れていることも多く、巡回符号などの他の線形符
号と異なり必ずしも組織符号として符号化することがで
きるとは限らない点に注意を要する。
うが優れていることも多く、巡回符号などの他の線形符
号と異なり必ずしも組織符号として符号化することがで
きるとは限らない点に注意を要する。
【００７６】なお、上述したＯＲ回路４２Ａ〜４２Ｐお
よび５３Ａ〜５３Ｐは他の種類の論理回路で置換しても
よく、また符号化回路内の論理回路が同一種類の論理回
路で統一されている必要もないので、複数種類の論理回
路を混用してもよい。
よび５３Ａ〜５３Ｐは他の種類の論理回路で置換しても
よく、また符号化回路内の論理回路が同一種類の論理回
路で統一されている必要もないので、複数種類の論理回
路を混用してもよい。
【００７７】また、処理遅延を問題にするならば、上記
ＯＲ回路４２Ａ〜４２Ｐや５３Ａ〜５３ＰはたとえばＮ
ＯＲ回路に置換するほうが有利である。ＯＲ回路は通
常、ＮＯＲ回路にＮＯＴ回路を付加することによってつ
くられるため、ＮＯＲ回路のほうが論理回路の内部構成
が簡単で、動作速度すなわちスルーレートも速いためで
ある。
ＯＲ回路４２Ａ〜４２Ｐや５３Ａ〜５３ＰはたとえばＮ
ＯＲ回路に置換するほうが有利である。ＯＲ回路は通
常、ＮＯＲ回路にＮＯＴ回路を付加することによってつ
くられるため、ＮＯＲ回路のほうが論理回路の内部構成
が簡単で、動作速度すなわちスルーレートも速いためで
ある。
【００７８】さらに、従来の符号化回路１０、３０で用
いられているモジュロ２加算器１３Ａ、１５Ａ、１８
Ａ、３９、４０の動作は、排他的論理和回路（ＸＯＲ回
路）の論理動作と同じである。したがって実際の実装で
は、モジュロ２加算器をＸＯＲ回路で構成することが最
もシンプルな構成となると考えられる。しかしながらＸ
ＯＲ回路は、論理回路のなかでは最も複雑な内部構造を
持っており、最も遅い論理回路である。すなわち論理回
路の動作速度の観点からも、第１、第２の実施形態にか
かる符号化回路４０，５０は、従来の符号化回路１０，
３０よりも速いといえる。
いられているモジュロ２加算器１３Ａ、１５Ａ、１８
Ａ、３９、４０の動作は、排他的論理和回路（ＸＯＲ回
路）の論理動作と同じである。したがって実際の実装で
は、モジュロ２加算器をＸＯＲ回路で構成することが最
もシンプルな構成となると考えられる。しかしながらＸ
ＯＲ回路は、論理回路のなかでは最も複雑な内部構造を
持っており、最も遅い論理回路である。すなわち論理回
路の動作速度の観点からも、第１、第２の実施形態にか
かる符号化回路４０，５０は、従来の符号化回路１０，
３０よりも速いといえる。
【００７９】さらに、上記の第１および第２の実施形態
では、符号化回路にパラレル入力される送信データのビ
ット幅は８ビットであったが、これに限定するものでな
いことは当然である。
では、符号化回路にパラレル入力される送信データのビ
ット幅は８ビットであったが、これに限定するものでな
いことは当然である。
【００８０】さらにまた、第２の実施形態における各Ｏ
Ｒ回路の複数の入力端子に供給されるデータの組み合わ
せは、Ｄ１〜Ｄ８およびＲ８〜Ｒ１のデータが必ず１つ
は含まれるように設定されていたが、この制限をはずし
たあらゆる組み合わせを設定することも可能である。
Ｒ回路の複数の入力端子に供給されるデータの組み合わ
せは、Ｄ１〜Ｄ８およびＲ８〜Ｒ１のデータが必ず１つ
は含まれるように設定されていたが、この制限をはずし
たあらゆる組み合わせを設定することも可能である。
【００８１】すなわち本発明は、複数ビット幅の入力デ
ータを同時に符号化して出力するパラレル入力パラレル
出力の符号化方法および装置について、広く適用するこ
とができる。
ータを同時に符号化して出力するパラレル入力パラレル
出力の符号化方法および装置について、広く適用するこ
とができる。
【００８２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、本発明の符号化方法及び装置を適用した符号化回
路について、従来の同等機能の回路よりも回路規模を縮
小することができる。また、処理遅延を小さくし、回路
設計の自由度を増大するという効果を得ることも可能で
ある。
れば、本発明の符号化方法及び装置を適用した符号化回
路について、従来の同等機能の回路よりも回路規模を縮
小することができる。また、処理遅延を小さくし、回路
設計の自由度を増大するという効果を得ることも可能で
ある。
【図１】第１の実施形態に係る巡回符号化回路の構成を
示す概略図である。
示す概略図である。
【図２】従来の巡回符号化回路の構成を示す概略図であ
る。
る。
【図３】従来の畳込み符号化回路の構成を示す概略図で
ある。
ある。
【図４】第２の実施形態に係る畳込み符号化回路の構成
を示す概略図である。
を示す概略図である。
【図５】第３の実施形態に係る一般的な符号化回路の構
成を示す概略図である。
成を示す概略図である。
１０、３０，４０，５０，６０…符号化回路、１１〜１
８、３１〜３８、４３Ａ〜４３Ｐ…（１ビットの）レジ
スタ、４１、５１，５２…レジスタ、４２Ａ〜４２Ｐ、
５３Ａ〜５３Ｐ…ＯＲ回路、ＣＫ…動作クロック。
８、３１〜３８、４３Ａ〜４３Ｐ…（１ビットの）レジ
スタ、４１、５１，５２…レジスタ、４２Ａ〜４２Ｐ、
５３Ａ〜５３Ｐ…ＯＲ回路、ＣＫ…動作クロック。
Claims (6)
- 【請求項１】 複数ビット幅の入力データを同時に符号
化して出力するパラレル入力パラレル出力の符号化方法
において、 前記複数ビット幅に対応した数だけ設けられている第１
の記憶素子が、該当１ビット幅の入力データを入力端子
で受け取って、動作クロックに応じて出力端子に送出
し、 これらの出力端子から送出されるデータ及び他のデータ
の組み合わせを変えて、所定数だけ設けられている論理
回路の入力端子に供給することにより、当該論理回路の
出力端子からパラレル出力符号を送出することを特徴と
する符号化方法。 - 【請求項２】 請求項１の符号化方法において、 前記他のデータは、前記所定数と同数だけ設けられてい
る第２の記憶素子が、入力端子に供給されるデータを、
前記動作クロックに応じて出力端子に送出するデータで
あり、 前記所定数だけ設けられている論理回路が、１又は複数
の第１の記憶素子の出力データ、及び１又は複数の第２
の記憶素子の出力データの組み合わせを変えて入力端子
で受け取ると共に、その出力端子を該当する第２の記憶
素子の入力端子に接続することで、 前記所定数の第２の記憶素子の出力端子からパラレルの
巡回符号を送出することを特徴とする符号化方法。 - 【請求項３】 請求項１の符号化方法において、 前記他のデータは、前記第１の記憶素子と同数の記憶素
子であって、第１の記憶素子の次段に接続されている第
３の記憶素子が、前記動作クロックに応じて出力端子に
送出するデータであり、 前記所定数だけ設けられている論理回路が、１又は複数
の第１の記憶素子の出力データ、及び１又は複数の第３
の記憶素子の出力データの組み合わせを変えて入力端子
で受け取ることで、当該論理回路の出力端子からパラレ
ルの畳込み符号を送出することを特徴とする符号化方
法。 - 【請求項４】 複数ビット幅の入力データを同時に符号
化して出力するパラレル入力パラレル出力の符号化装置
において、 前記複数ビット幅に対応した数だけ設けられている第１
の記憶素子が、該当１ビット幅の入力データを入力端子
で受け取って、動作クロックに応じて出力端子に送出
し、 これらの出力端子から送出されるデータ及び他のデータ
の組み合わせを変えて、所定数だけ設けられている論理
回路の入力端子に供給することにより、当該論理回路の
出力端子からパラレル出力符号を送出することを特徴と
する符号化装置。 - 【請求項５】 請求項４の符号化装置において、 前記他のデータは、前記所定数と同数だけ設けられてい
る第２の記憶素子が、入力端子に供給されるデータを、
前記動作クロックに応じて出力端子に送出するデータで
あり、 前記所定数だけ設けられている論理回路が、１又は複数
の第１の記憶素子の出力データ、及び１又は複数の第２
の記憶素子の出力データの組み合わせを変えて入力端子
で受け取ると共に、その出力端子を該当する第２の記憶
素子の入力端子に接続することで、 前記所定数の第２の記憶素子の出力端子からパラレルの
巡回符号を送出することを特徴とする符号化装置。 - 【請求項６】 請求項４の符号化装置において、 前記他のデータは、前記第１の記憶素子と同数の記憶素
子であって、第１の記憶素子の次段に接続されている第
３の記憶素子が、前記動作クロックに応じて出力端子に
送出するデータであり、 前記所定数だけ設けられている論理回路が、１又は複数
の第１の記憶素子の出力データ、及び１又は複数の第３
の記憶素子の出力データの組み合わせを変えて入力端子
で受け取ることで、当該論理回路の出力端子からパラレ
ルの畳込み符号を送出することを特徴とする符号化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286401A JP2000114986A (ja) | 1998-10-08 | 1998-10-08 | 符号化方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10286401A JP2000114986A (ja) | 1998-10-08 | 1998-10-08 | 符号化方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114986A true JP2000114986A (ja) | 2000-04-21 |
Family
ID=17703935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10286401A Pending JP2000114986A (ja) | 1998-10-08 | 1998-10-08 | 符号化方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114986A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
| JP2015159582A (ja) * | 2001-12-14 | 2015-09-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | データビットを並列に符号化する方法および装置 |
-
1998
- 1998-10-08 JP JP10286401A patent/JP2000114986A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003509943A (ja) * | 1999-09-15 | 2003-03-11 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
| JP4713039B2 (ja) * | 1999-09-15 | 2011-06-29 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 並列ターボ符号化の実装 |
| JP2015159582A (ja) * | 2001-12-14 | 2015-09-03 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | データビットを並列に符号化する方法および装置 |
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