JP3622905B2 - 符号化演算回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル信号の送受信において誤り検出／誤り訂正に使用される巡回符号および畳み込み符号の演算処理を行う符合化演算回路に関するものである。
【０００２】
【従来の技術】
近年、デジタル信号の送受信を行うさまざまなシステムが開発されている。このデジタル信号送受信システムでは、その伝送路においてエラー信号が混入する場合がある。そこで、混入されたエラー信号を検出もしくは受信データを訂正するために、送信側では送信データに対してある符号化を施した後に送信し、受信側では受信データに対して符号化に応じた復号を行い、デジタル信号の誤り検出や誤り訂正を行うことが一般的になされている。
【０００３】
この誤り検出／誤り訂正の符号化方式として、巡回符号と畳み込み符号があり、移動体通信システム等においてデジタル信号の誤り検出／誤り訂正に用いられている。巡回符号は、送信すべきデータ列を高次の多項式とみなし、これをあらかじめ指定した生成多項式で除算し、その剰余を検査ビットとし、これを送信データの後に付加して送信データ列を生成する。畳み込み符号は、送信データ列に対してあらかじめ指定した生成多項式を用いて畳み込み符号演算を行い、符号化された送信データ列を生成する。
【０００４】
移動体通信のように伝送環境が厳しい条件化で使用されるシステムにおいては、誤り検出もしくは誤り訂正のために、巡回符号演算によりデータ列を生成した後、さらに、そのデータ列に畳み込み符号演算を施して送信データ列を生成するなど、巡回符号と畳み込み符号による２重の誤り検出／誤り訂正のための演算が施されることが多い。
【０００５】
また、これら巡回符号や畳み込み符号の演算においては、システムによっては複数種類の生成多項式に対応することが求められる場合がある。この場合、複数種類の生成多項式による巡回符号演算または畳み込み符号演算のためのプログラムをＤＳＰ等の上に構成し、ソフトウエアにより所望の符号化演算を実現するか、あるいは複数種類の生成多項式に対応できる巡回符号器と畳み込み符号器をそれぞれ構成し、ハードウェアにより所望の符号化演算を実現することが考えられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、巡回符号や畳み込み符号のための演算をＤＳＰ等によりソフトウエアで行う場合は演算速度が遅く、また、巡回符号と畳み込み符号による２重の誤り検出／誤り訂正を行うためにはＤＳＰで順次処理を行う必要があり、高速通信には適さないという問題がある。
【０００７】
また、専用ハードウェアにより複数種類の生成多項式に対応できる巡回符号器と畳み込み符号器をそれぞれ構成する場合、システムで必要とされる生成多項式の最大次数と同じ長さのシフトレジスタが巡回符号器と畳み込み符号器のそれぞれの符号化演算回路に必要となり、回路規模が増大するという問題がある。
【０００８】
またシステムの仕様に変更が加わり、巡回符号もしくは畳み込み符号において、より大きな次数の生成多項式に対応した符号化が追加される場合、このような専用ハードウェアでは実現できず、汎用性に欠けるという問題があった。
【０００９】
本発明はかかる点に鑑みてなされたものであり、巡回符号演算と畳み込み符号演算のそれぞれの符号化演算回路にシステムで必要とされる生成多項式の最大次数と同じ長さのシフトレジスタを用意することを不要にして回路規模を削減し、かつ、巡回符号および畳み込み符号における生成多項式の設定を自由に行い、システムの仕様変更に対してより柔軟に対応することが可能な汎用性の高い符号化演算回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１に係る符号化演算回路は、１つまたは複数の生成多項式の係数データを記憶保持する生成多項式記憶手段（生成多項式記憶１０１）と、初期値設定が可能なＮ個（Ｎは２以上の整数）のラッチ回路をそれぞれが同一のクロック信号に同期してシフト動作を行うように構成したシフトレジスタ手段（シフトレジスタ手段１０３）と、前記Ｎ個のラッチ回路に対応して配置されたＮ個以下の論理演算手段（論理演算手段１０４）と、前記Ｎ個のラッチ回路の入出力端子および前記Ｎ個以下の論理演算手段の入出力端子および入力データ列の入力端子のそれぞれの端子間の接続を有意な接続関係において任意に切り換え得る接続切り換え手段（接続切り換え手段１０５）と、巡回符号演算指定および畳み込み符号演算指定および前記生成多項式記憶手段に記憶保持されている生成多項式の係数データに応じて前記接続切り換え手段を制御する接続制御手段（接続制御手段１０６）と、を具備し、入力データ列に対して巡回符号演算または畳み込み符号演算、あるいはこれら双方の演算を行い、出力データ列を出力するものである。
【００１１】
請求項１記載の符号化演算回路によれば、巡回符号演算指定および畳み込み符号演算指定および生成多項式記憶手段に記憶保持されている生成多項式の係数データに応じて接続切り換え手段を制御することにより、複数種類の任意の生成多項式に対応できる高速演算可能な巡回符号器または畳み込み符号器を構成することが可能となり、また、巡回符号器および畳み込み符号器で回路が共用されるために、巡回符号器と畳み込み符号器をそれぞれ個別にハードウェアで構成する場合に比べて回路規模を削減することができ、より高次な生成多項式にまで対応し得る汎用性の高い符号化演算回路が得られる。
【００１２】
本発明の請求項２に係る符号化演算回路は、請求項１記載の符号化演算回路において、前記接続切り換え手段が、前記論理演算手段を前記生成多項式の係数データに応じて前記ラッチ回路間に配置するように接続を切り換えるスイッチ部（スイッチ部Ｓｘ４、Ｓｘ５、ｘ = １〜Ｎ - １）と、前記論理演算手段における最後段の論理演算手段の出力を前記生成多項式の係数データに応じて選択された前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部（スイッチ部Ｓｘ１、Ｓｘ２、ＳＮ３、ｘ = １〜Ｎ）と、前記入力データ列を前記論理演算手段における最後段の論理演算手段の入力として与えるように接続を切り換えるスイッチ部（スイッチ部ＳN７、ＳN８）と、前記シフトレジスタ手段に記憶保持されたデータを前記出力データ列、もしくは次段のシフトレジスタ手段の入力とするように接続を切り換えるスイッチ部（スイッチ部Ｓｘ６）と、前記論理演算手段における最後段の論理演算手段の出力を、前記生成多項式の係数データに応じて選択された任意の前記ラッチ回路の入力として与えるように接続を切り換えるスイッチ部Sx3、Sx5、ｘ＝1〜N）と、を含むものである。ただし、スイッチ部 S ｘ３とＳｘ５は複数の機能に対応するために設けられたスイッチ部である。
【００１３】
請求項２記載の符号化演算回路によれば、シフトレジスタ手段を構成するラッチ回路数以下の次数を持つ任意の生成多項式により入力データ列を除算することができるため、異なる符号化演算回路を個別に構成する場合に比べ、より高次な生成多項式に対応できる可能性があり、複数種類の生成多項式に対応できて高速演算可能な汎用性の高い巡回符号器が構成できる。
【００１４】
本発明の請求項３に係る符号化演算回路は、請求項１または２記載の符号化演算回路において、前記接続切り換え手段が、前記ラッチ回路の出力を前記生成多項式の係数データに応じて前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部（スイッチ部Ｓｘ４、ｘ＝１〜Ｎ）と、前記生成多項式の係数データに応じて選択された前記論理演算手段の出力を他の前記選択された論理演算手段の入力として与えるように接続を切り換えるスイッチ部（スイッチ部Ｓｘ１、Ｓｘ２、Ｓｘ３、ｘ＝１〜Ｎ）と、前記入力データ列を任意の前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部（スイッチ部Ｓｘ０、Ｓｘ７、Ｓｘ８、ｘ = １〜Ｎ - １）と、前記論理演算手段における最後段の論理演算手段の出力を前記出力データ列とするように接続を切り換えるスイッチ部（スイッチ部ＳＮ５）と、を含むものである。
【００１５】
請求項３記載の符号化演算回路によれば、シフトレジスタ手段を構成するラッチ回路数以下の次数を持つ任意の生成多項式により入力データ列を畳み込み符号演算することができるため、異なる符号化回路を個別に構成する場合に比べ、より高次な生成多項式に対応できる可能性があり、複数種類の生成多項式に対応できて高速演算可能で汎用性の高い畳み込み符号器が構成できる。
【００１６】
本発明の請求項４に係る符号化演算回路は、請求項１ないし３のいずれか一項記載の符号化演算回路において、前記接続切り換え手段により、前記符号化演算回路を巡回符号演算を行うブロックと畳み込み符号演算を行うブロックを構成し、前記巡回符号演算ブロックにより得られた結果を前記畳み込み符号演算ブロックの入力として与えるように接続を切り換えるスイッチ部（スイッチ部Ｓｘ６、Ｓｘ８、ｘ＝１〜Ｎ−１）と、を含むものである。
【００１７】
請求項４記載の符号化演算回路によれば、シフトレジスタ手段および論理演算手段を巡回符号演算を行うブロックと畳み込み符号演算を行うブロックとに任意の位置で分離することができるため、巡回符号演算および畳み込み符号演算で用いるハードウェアを共用することができ、回路規模を削減することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の一実施の形態に係る符号化演算回路の概略構成を示すブロック図である。
【００１９】
図１において、１００は本発明に係る符号化演算回路であり、生成多項式記憶手段１０１、符号化演算手段１０２、接続制御手段１０６から構成される。さらに、符号化演算手段１０２は、Ｎ個（Ｎは２以上の整数）のラッチ回路を含むシフトレジスタ手段１０３、Ｎ個以下の論理演算手段１０４、接続切り換え手段１０５から構成される。
【００２０】
生成多項式記憶手段１０１は、巡回符号演算または畳み込み符号演算を行う際に使用される生成多項式の係数データを記憶保持し、例えば、あるデジタル送受信システムで符号化演算の際に必要となる生成多項式の次数の最大値と等しいビット数のレジスタ、もしくは、そのシステムで２重以上の誤り検出／誤り訂正を行う場合は、それぞれの符号化演算で必要となる生成多項式の次数の和の最大値と等しいビット数のレジスタで構成される。
【００２１】
符号化演算手段１０２は接続制御手段１０６により制御され、入力データ列を入力し、生成多項式記憶手段１０１に記憶保持された生成多項式に応じた巡回符号演算および畳み込み符号演算を実行し、結果を出力データ列として出力する。
【００２２】
シフトレジスタ手段１０３は、符号化演算の際に必要となる生成多項式の次数の最大値と同数のラッチ回路、もしくは、そのシステムで２重以上の誤り検出／誤り訂正を行う場合は、それぞれの符号化で必要となる生成多項式の次数の和の最大値と同数のラッチ回路を用いてシフトレジスタとして構成され、符号化演算開始時の初期値または演算過程における途中結果または演算の最終結果を保持する。
【００２３】
論理演算手段１０４は、シフトレジスタ手段１０３を構成する各ラッチ回路に保持されているデータおよび入力データ列の間で符号化に係る論理演算を実行し、例えば排他的論理和回路で構成され、シフトレジスタ手段１０３を構成するラッチ回路と同数またはそれ以下の個数の回路からなる。
【００２４】
接続切り換え手段１０５は、シフトレジスタ手段１０３の各ラッチ回路および論理演算手段１０４の各入出力端および入力データ列の入力端子の間の接続関係を、有意な接続関係において任意に切り換え得るように配置され、例えばＭＯＳ型のスイッチで構成される。
【００２５】
接続制御手段１０６は、本符号化演算回路に対する巡回符号演算指定および畳み込み符号演算指定に従い、前記生成多項式記憶手段に記憶保持されている生成多項式の係数データに応じて接続切り換え手段１０５の接続関係を制御し、複数種類の生成多項式に対応した符号化演算機能を符号化演算手段１０２上で実現するように制御する。
【００２６】
以下、上記構成を有する符号化演算回路の動作について説明する。例えば、まず、ＣＰＵ（図示せず）がＲＯＭ（図示せず）に書き込まれたプログラムをロードして、どの生成多項式により、どの符号化演算を実行するかを決定し、１つまたは２つ以上の生成多項式を生成多項式記憶手段１０１に記憶させる。
【００２７】
次に、指定された符号化演算の種類に従い、生成多項式記憶手段１０１に記憶保持された生成多項式の係数データと実行する符号化演算の種類に応じて、接続制御手段１０６により制御信号が接続切り換え手段１０５に与えられ、シフトレジスタ手段１０３の各ラッチ回路および論理演算手段１０４の各入出力端および入力データ列の入力端子の間の接続関係が切り換わり、決定された生成多項式に対応した演算機能を実現する１つまたは２つ以上の符号化演算回路が符号化演算手段１０２上に構成される。
【００２８】
このように符号化演算手段１０２上に構成された符号化演算回路に、入力データ列をクロック信号に同期して順次入力し、かつシフトレジスタ手段１０３を同クロック信号に同期してシフト動作を行い、巡回符号演算または畳み込み符号演算あるいは双方の符号化演算を実行する。なお、符号化演算回路１００の入力データ列の入力端子および出力データ列の出力端子は、実行する符号化の種類に応じて、接続制御手段１０６により接続切り換え手段１０５を介して動的にその接続状況が切り換えられる。
【００２９】
このように、本実施形態の符号化演算回路によれば、複数種類の生成多項式に対応する巡回符号演算および畳み込み符号演算を行う符合化演算回路をハードウェアにより実現し、高速に符号化演算を行うことが可能となる。
【００３０】
図２は、図１に示す符号化演算手段１０２の詳細構成例を示す回路図である。図２では、便宜的に生成多項式の次数の和の最大値を７としている。なお、図２の詳細構成例は、接続切り換え手段１０５について、シフトレジスタ手段１０３の各ラッチ回路および論理演算手段１０４の各入出力端子および入力データ列の入力端子の間の有意な任意の接続関係を実現する具体例を示すものであるが、本発明はこの例に限定されるものではない。
【００３１】
図２において、２０１〜２０７はそれぞれ排他的論理和回路であり、論理演算手段１０４を構成している。２１１〜２１７はそれぞれラッチ回路であり、デジタルデータを記憶保持するシフトレジスタ手段１０３を構成し、接続制御手段１０６からの制御信号に応じて、論理演算手段１０４を介し、もしくは介すことなく、同一のクロック信号に同期してシフト動作を行う。
【００３２】
Ｓ０７〜Ｓ７８はスイッチ部であり、接続切り換え手段１０５を構成し、接続制御手段１０６により制御され、各端子間の接続／非接続の切り換えを行う。このスイッチ部は９種類のスイッチ群からなり、それぞれのスイッチの切り換えにより、任意の生成多項式に対応した巡回符号器、または任意の生成多項式の対応した畳み込み符号器、またはこれら双方を含む符号化演算回路を構成する。
【００３３】
以下、９種類のそれぞれのスイッチ群の機能について説明する。スイッチＳｘ０（ｘ＝１〜６）は、畳み込み符号器を構成する場合に、最低次数の項に割り当てられた排他的論理和回路の入力に入力ビット列を与えるパスを作る。
【００３４】
スイッチＳｘ１（ｘ＝１〜７）は、巡回符号器を構成する場合、生成多項式の最高次数からのフィードバックのパスを作る。また畳み込み符号器を構成する場合、生成多項式の係数応じて、係数が１の項ではオフに、係数が０の項ではオンに切り換える。
【００３５】
また、スイッチＳｘ１は、本回路上に構成可能な最大次数より小さな次数の符号化演算回路を構成する場合に、使用ブロックと不使用ブロックを切り分けるため、および、本回路上に巡回符号器と畳み込み符号器の双方を構成する場合に、それぞれの符号化演算回路を構成するブロックの境界を分けるために使用される。
【００３６】
スイッチＳｘ２（ｘ＝１〜７）は、巡回符号器を構成する場合、生成多項式の係数に応じて対応する排他的論理和回路に最高次からのフィードバック信号を入力するためのパスを作る。すなわち、生成多項式の係数が１の項にではオンに、係数が０の項ではオフに切り換える。また、畳み込み符号器を構成する場合、係数が１の項の排他的論理和回路の出力を次段以降の係数が１の項の排他的論理和回路の入力に与えるためのパスを作る。係数が０の項に対してはオフとする。
【００３７】
スイッチＳｘ３（ｘ＝１〜７）は、巡回符号器を構成する場合、最高次数の項に割り当てられている排他的論理和回路の出力を前段以前の排他的論理和回路またはラッチ回路の入力にフィードバックするパスを作る。また、畳み込み符号器を構成する場合、生成多項式の係数が１の項について排他的論理和回路の出力を次段以降の排他的論理和回路の入力に与える。係数が０の項に対してはオフとする。
【００３８】
スイッチＳｘ４（ｘ＝１〜７）は、巡回符号器または畳み込み符号器を構成する場合、生成多項式の係数が１の項のラッチ回路の出力を対応する排他的論理和回路の入力に接続する。係数が０の項に対してはオフとする。
【００３９】
スイッチＳｘ５（ｘ＝１〜７）は、巡回符号器を構成する場合にＳｘ４と組み合わせて使用し、生成多項式の係数が１の項について、前段のラッチ回路の出力を排他的論理和回路を介して次段のラッチ回路に入力する。係数が０の項に対してはオフとする。
【００４０】
スイッチＳｘ６（ｘ＝１〜７）は、巡回符号器を構成する場合、隣り合うラッチ回路でシフトレジスタを構成する際に、生成多項式の係数に応じて、排他的論理和回路を介して接続するか直接接続するかを切り換える。すなわち、係数が０の場合はオンにし、係数が１の場合はオフにして、かつＳｘ４およびＳｘ５をオンにする。
【００４１】
ただし、本符号化回路で巡回符号器と畳み込み符号器を構成し、巡回符号演算を行った結果を入力ビット列の最後尾に付加して畳み込み符号演算を行う場合、巡回符号器に割り当てられたラッチ回路の内容（巡回符号器の結果）を畳み込み符号器に入力するために巡回符号器に割り当てられているＳｘ６のスイッチは、本来与えられている入力ビット列を入力し終わった後にオンとする。
【００４２】
スイッチＳｘ７（ｘ＝０〜７）は、畳み込み符号器を構成する場合の入力パスを構成し、また巡回符号器を構成する場合に、最低次数の項のラッチ回路の入力に信号を与えるパスを構成する。
【００４３】
スイッチＳｘ８（ｘ＝０〜７）は、畳み込み符号器または巡回符号器を構成する場合、生成多項式の次数に合わせ、入力データ列を何番目のラッチ回路から入力するかを切り換える。畳み込み符号器を構成する場合は最低次数の項に割り当てられているラッチ回路に接続され、巡回符号器を構成する場合は最高次数の項に割り当てられている排他的論理和回路に入力するよう接続される。
【００４４】
ただし、本符号化回路で巡回符号器と畳み込み符号器を構成し、巡回符号化を行った結果を入力ビット列の最後尾に付加して畳み込み符号を行う場合、本来与えられている入力ビット列を入力し終わった後、このスイッチはオフにする。
【００４５】
以上のように構成された符号化演算回路を用いて実際に巡回符号器および畳み込み符号器を構成する方法を、以下に例を挙げて説明する。以下の説明において、記号＊＊はべき乗を表すものとし、ｘ＊＊４はｘの４乗を表す。
【００４６】
例えば、生成多項式がｘ＊＊４＋ｘ＊＊２＋ｘ＋１の巡回符号演算を実現する場合、スイッチ部Ｓ０７〜Ｓ７８を接続制御手段１０６により、図３に示す接続／非接続設定図のように制御することで、所望の巡回符号器が構成される。ただし、入力端子より入力データ列が入力しつくした後、Ｓ４２、Ｓ４４、Ｓ４５、Ｓ５２、Ｓ５４、Ｓ５５、Ｓ７４、Ｓ７７、Ｓ７８を非接続とし、Ｓ４６、Ｓ５６、Ｓ７５、Ｓ７６を接続とする。
【００４７】
また、生成多項式がｘ＊＊７＋ｘ＊＊５＋ｘ＋１の巡回符号演算を実現する場合、スイッチ部Ｓ０７〜Ｓ７８を接続制御手段１０６により、図４に示す接続／非接続設定図のように制御することで、所望の巡回符号器が構成される。ただし、入力端子より入力データ列が入力しつくした後、Ｓ１２、Ｓ１４、Ｓ１５、Ｓ５２、Ｓ５４、Ｓ５５、Ｓ７４、Ｓ７７、Ｓ７８を非接続とし、Ｓ１６、Ｓ５６、Ｓ７５、Ｓ７６を接続とする。
【００４８】
さらに、生成多項式がＤ＊＊３＋Ｄ＋１の畳み込み符号演算を実現する場合、スイッチ部Ｓ０７〜Ｓ７８を接続制御手段１０６により、図５に示す接続／非接続設定図のように制御することで、所望の畳み込み符号器が構成される。
【００４９】
あるいは、生成多項式Ｄ＊＊７＋Ｄ＊＊５＋Ｄ＋１の畳み込み符号演算を実現する場合、スイッチ部Ｓ０７〜Ｓ７８を接続制御手段１０６により、図６に示す接続／非接続設定図のように制御することで、所望の畳み込み符号化回路が構成される。
【００５０】
さらに、生成多項式がｘ＊＊４＋ｘ＊＊２＋ｘ＋１の巡回符号と生成多項式がＤ＊＊３＋Ｄ＋１の畳み込み符号のための符号化演算回路を実現する場合、スイッチ部Ｓ０７〜Ｓ７８を接続制御手段１０６により、図７に示す接続／非接続設定図のように制御することで、所望の巡回符号器と畳み込み符号器が構成される。ただし、入力端子より入力データ列が入力しつくした後、Ｓ１２、Ｓ１４、Ｓ１５、Ｓ２２、Ｓ２４、Ｓ２５、Ｓ４４、Ｓ４７、Ｓ４８を非接続とし、Ｓ１６、Ｓ２６、Ｓ４５、Ｓ４６を接続とする。
【００５１】
このように、本実施形態の符号化演算回路によれば、生成多項式を自由に設定でき、複数種類の生成多項式に対応した巡回符号器と畳み込み符号器が構成できる。そして、巡回符号器と畳み込み符号器に用いられるシフトレジスタを共用することが可能となり、システムで必要とされる巡回符号と畳み込み符号におけるそれぞれの生成多項式の次数の最大値の和と同じ長さのシフトレジスタは必要ではなくなり、そのシステムにおけるそれぞれの符号化での生成多項式の次数の和の最大値だけの長さのシフトレジスタで符号化演算回路を構成することができ、回路規模を削減することができる。
【００５２】
また、巡回符号器と畳み込み符号器をそれぞれ個別にハードウェアにより構成する場合に比べ、より高次な生成多項式にまで対応することが可能となり、汎用性の高い符号化演算回路が得られる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、巡回符号演算および畳み込み符号演算における生成多項式の設定を自由に行い、高速演算可能な符号化演算回路を実現し、巡回符号器および畳み込み符号器で用いるシフトレジスタを共用することで回路規模を削減し、かつシステムの仕様変更に対して、より柔軟に対応することが可能な汎用性の高い符号化演算回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る符号化演算回路の概略構成を示すブロック図。
【図２】本発明の一実施の形態に係る符号化演算回路の詳細構成例を示す回路図。
【図３】生成多項式ｘ＊＊４＋ｘ＊＊２＋ｘ＋１の巡回符号演算を実現する場合のスイッチ部の接続／非接続設定図。
【図４】生成多項式ｘ＊＊７＋ｘ＊＊５＋ｘ＋１の巡回符号演算を実現する場合のスイッチ部の接続／非接続設定図。
【図５】生成多項式Ｄ＊＊３＋Ｄ＋１の畳み込み符号演算を実現する場合のスイッチ部の接続／非接続設定図。
【図６】生成多項式Ｄ＊＊７＋Ｄ＊＊５＋Ｄ＋１の畳み込み符号演算を実現する場合のスイッチ部の接続／非接続設定図。
【図７】生成多項式ｘ＊＊４＋ｘ＊＊２＋ｘ＋１の巡回符号演算と生成多項式Ｄ＊＊３＋Ｄ＋１の畳み込み符号演算を実現する場合のスイッチ部の接続／非接続設定図。
【符号の説明】
１００ 符号化演算回路
１０１ 生成多項式記憶手段
１０２ 符号化演算手段
１０３ シフトレジスタ手段
１０４ 論理演算手段
１０５ 接続切り換え手段
１０６ 接続制御手段
２０１〜２０７ 排他的論理和ゲート
２１１〜２１７ ラッチ回路
Ｓ０７〜Ｓ７８ スイッチ部

Claims (4)

1. 入力データ列に対して、巡回符号演算または畳み込み符号演算、あるいは巡回符号演算および畳み込み符号演算を行い、出力データ列を出力する符号化演算回路において、
   １つまたは複数の生成多項式の係数データを記憶保持する生成多項式記憶手段と、
   初期値設定が可能なＮ個（Ｎは２以上の整数）のラッチ回路を含みそれぞれが同一のクロック信号に同期してシフト動作を行うシフトレジスタ手段と、
   前記Ｎ個のラッチ回路に対応して配置されたＮ個以下の論理演算手段と、
   前記Ｎ個のラッチ回路の入出力端子および前記Ｎ個以下の論理演算手段の入出力端子および入力データ列の入力端子のそれぞれの端子間の接続を有意な接続関係において任意に切り換え得る接続切り換え手段と、
   巡回符号演算指定および畳み込み符号演算指定および前記生成多項式記憶手段に記憶保持されている生成多項式の係数データに応じて前記接続切り換え手段を制御する接続制御手段と、
   を具備したことを特徴とする符号化演算回路。
2. 前記接続切り換え手段が、
   前記論理演算手段を前記生成多項式の係数データに応じて前記ラッチ回路間に配置するように接続を切り換えるスイッチ部と、
   前記論理演算手段における最後段の論理演算手段の出力を前記生成多項式の係数データに応じて選択された前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部と、
   前記入力データ列を前記論理演算手段における最後段の論理演算手段の入力として与えるように接続を切り換えるスイッチ部と、
   前記シフトレジスタ手段に記憶保持されたデータを前記出力データ列、もしくは次段のシフトレジスタ手段の入力とするように接続を切り換えるスイッチ部と、
   を含むことを特徴とする請求項１記載の符号化演算回路。
3. 前記接続切り換え手段が、
   前記ラッチ回路の出力を前記生成多項式の係数データに応じて前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部と、
   前記生成多項式の係数データに応じて選択された前記論理演算手段の出力を他の前記選択された論理演算手段の入力として与えるように接続を切り換えるスイッチ部と、
   前記入力データ列を任意の前記論理演算手段の入力として与えるように接続を切り換えるスイッチ部と、
   前記論理演算手段における最後段の論理演算手段の出力を前記出力データ列とするように接続を切り換えるスイッチ部と、
   を含むことを特徴とする請求項１または２記載の符号化演算回路。
4. 前記接続切り換え手段により、前記符号化演算回路を巡回符号演算を行うブロックと畳み込み符号演算を行うブロックを構成し、前記巡回符号演算ブロックにより得られた結果を前記畳み込み符号演算ブロックの入力として与えるように接続を切り換えるスイッチ部と、
   を含むことを特徴とする請求項１ないし３のいずれか一項記載の符号化演算回路。

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