JP2800808B2 - 拡散符号の位相シフト回路 - Google Patents
拡散符号の位相シフト回路Info
- Publication number
- JP2800808B2 JP2800808B2 JP30173396A JP30173396A JP2800808B2 JP 2800808 B2 JP2800808 B2 JP 2800808B2 JP 30173396 A JP30173396 A JP 30173396A JP 30173396 A JP30173396 A JP 30173396A JP 2800808 B2 JP2800808 B2 JP 2800808B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- clock
- code
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【発明の属する技術分野】本発明は拡散符号の位相シフ
ト回路に係り、特に拡散符号を使用したスペクトラム拡
散信号受信装置における拡散符号の位相シフト回路に関
する。
ト回路に係り、特に拡散符号を使用したスペクトラム拡
散信号受信装置における拡散符号の位相シフト回路に関
する。
【０００２】
【従来の技術】送信側においては伝送する情報信号の周
波数スペクトラムを、それよりも十分に広い周波数スペ
クトラムを有する拡散符号、例えばＰＮコードを用いて
周波数軸上で拡散変調して得られた広帯域のスペクトラ
ム拡散変調波を送信し、受信側では受信したスペクトラ
ム拡散変調波を送信側と同じＰＮコードを用いて逆拡散
して元の情報信号を復調する直接拡散方式のスペクトラ
ム拡散通信は、耐干渉性、耐マルチパス特性、秘匿性な
どに優れた通信方式として知られている。
波数スペクトラムを、それよりも十分に広い周波数スペ
クトラムを有する拡散符号、例えばＰＮコードを用いて
周波数軸上で拡散変調して得られた広帯域のスペクトラ
ム拡散変調波を送信し、受信側では受信したスペクトラ
ム拡散変調波を送信側と同じＰＮコードを用いて逆拡散
して元の情報信号を復調する直接拡散方式のスペクトラ
ム拡散通信は、耐干渉性、耐マルチパス特性、秘匿性な
どに優れた通信方式として知られている。
【０００３】上記のスペクトラム拡散変調波を受信する
受信側では、送信側と同じＰＮコードを用いて逆拡散す
るために、ＰＮコードの位相を送信時のそれと同一にす
るために位相シフトすることが必要とされることがあ
り、その場合ＰＮコード発生器に入力するクロックを抜
く、又は通常の１クロック間を２クロックにするように
パルスを追加する等、等価的にクロック周波数を変更す
る方法が使用されている。
受信側では、送信側と同じＰＮコードを用いて逆拡散す
るために、ＰＮコードの位相を送信時のそれと同一にす
るために位相シフトすることが必要とされることがあ
り、その場合ＰＮコード発生器に入力するクロックを抜
く、又は通常の１クロック間を２クロックにするように
パルスを追加する等、等価的にクロック周波数を変更す
る方法が使用されている。
【０００４】図４は従来の拡散符号の位相シフト回路の
一例のブロック図、図５は図４の動作説明用タイムチャ
ートを示す。従来回路は、図４に示すように、パルス解
除回路２３と、このパルス解除回路２３を通して入力さ
れたクロックに同期して、拡散符号であるＰＮコードを
発生するＰＮコード発生器２４から構成されている。
一例のブロック図、図５は図４の動作説明用タイムチャ
ートを示す。従来回路は、図４に示すように、パルス解
除回路２３と、このパルス解除回路２３を通して入力さ
れたクロックに同期して、拡散符号であるＰＮコードを
発生するＰＮコード発生器２４から構成されている。
【０００５】この従来回路では、パルス削除回路２３が
端子２１を介して入力された図５（Ａ）に示す如き周期
一定のクロックを、通常はそのままＰＮコード発生器２
４に供給するが、図５（Ｂ）に示す如き位相シフトパル
スが端子２２を介して入力されると、入力クロックのパ
ルスを１個削除する。これにより、パルス削除回路２３
の出力信号は、図５（Ｃ）に示すように、点線で示す１
個のパルスｃ１が削除されたものとなり、ＰＮコード発
生器２４に供給されるクロックが１個少なくなるため
に、ＰＮコード発生器２４からクロックに同期して端子
２５へ出力されるＰＮコードの位相が、位相シフトパル
スが入力されなかった場合に比べて１クロック遅れるこ
ととなる。
端子２１を介して入力された図５（Ａ）に示す如き周期
一定のクロックを、通常はそのままＰＮコード発生器２
４に供給するが、図５（Ｂ）に示す如き位相シフトパル
スが端子２２を介して入力されると、入力クロックのパ
ルスを１個削除する。これにより、パルス削除回路２３
の出力信号は、図５（Ｃ）に示すように、点線で示す１
個のパルスｃ１が削除されたものとなり、ＰＮコード発
生器２４に供給されるクロックが１個少なくなるため
に、ＰＮコード発生器２４からクロックに同期して端子
２５へ出力されるＰＮコードの位相が、位相シフトパル
スが入力されなかった場合に比べて１クロック遅れるこ
ととなる。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
の拡散符号の位相シフト回路は、削除したクロック数分
に相当する量だけしか位相シフトできないため、例えば
２６２１４３（＝２１８−１）の長さがあるＰＮコード
を１００００クロック分位相シフトする場合、位相の切
り換えには少なくとも１００００クロックを削除するた
め１００００クロックの周期に相当する時間が必要とな
り、大なる位相シフト量に切り換える場合に時間が長く
かかるという問題がある。
の拡散符号の位相シフト回路は、削除したクロック数分
に相当する量だけしか位相シフトできないため、例えば
２６２１４３（＝２１８−１）の長さがあるＰＮコード
を１００００クロック分位相シフトする場合、位相の切
り換えには少なくとも１００００クロックを削除するた
め１００００クロックの周期に相当する時間が必要とな
り、大なる位相シフト量に切り換える場合に時間が長く
かかるという問題がある。
【０００７】本発明は上記の点に鑑みなされたもので、
位相シフト量を大に切り換える場合でも１クロック中に
位相を切り換えできる拡散符号の位相シフト回路を提供
することを目的とする。
位相シフト量を大に切り換える場合でも１クロック中に
位相を切り換えできる拡散符号の位相シフト回路を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、拡散符号を発生する拡散符号発生器と、外
部入力クロックを２分周した第１の制御信号と、外部入
力クロックと第１の制御信号又は第１の制御信号の反転
信号との論理和演算によりそれぞれ第２及び第３の制御
信号を発生するクロック制御回路と、第１の制御信号を
計数するカウンタと、カウンタの出力値と任意の位相設
定値を示す位相設定入力信号とを加算する加算回路と、
第１の制御信号に同期して半周期毎に交互に書き込み状
態と読み出し状態に制御され、第２の制御信号により記
憶信号を読み出し出力する記憶回路と、第１の制御信号
によりカウンタの出力値を書き込みアドレスとして、加
算回路の出力値を読み出しアドレスとして外部入力クロ
ックの１周期毎に交互に選択して記憶回路に入力する第
１のスイッチ回路と、記憶回路が書き込み状態にあると
きに、第３の制御信号に基づき拡散符号発生器からの拡
散符号を選択して、記憶回路に入力して書き込ませる第
２のスイッチ回路とを有する構成としたものである。
成するため、拡散符号を発生する拡散符号発生器と、外
部入力クロックを２分周した第１の制御信号と、外部入
力クロックと第１の制御信号又は第１の制御信号の反転
信号との論理和演算によりそれぞれ第２及び第３の制御
信号を発生するクロック制御回路と、第１の制御信号を
計数するカウンタと、カウンタの出力値と任意の位相設
定値を示す位相設定入力信号とを加算する加算回路と、
第１の制御信号に同期して半周期毎に交互に書き込み状
態と読み出し状態に制御され、第２の制御信号により記
憶信号を読み出し出力する記憶回路と、第１の制御信号
によりカウンタの出力値を書き込みアドレスとして、加
算回路の出力値を読み出しアドレスとして外部入力クロ
ックの１周期毎に交互に選択して記憶回路に入力する第
１のスイッチ回路と、記憶回路が書き込み状態にあると
きに、第３の制御信号に基づき拡散符号発生器からの拡
散符号を選択して、記憶回路に入力して書き込ませる第
２のスイッチ回路とを有する構成としたものである。
【０００９】
【００１０】本発明では、記憶回路に拡散符号を一時的
に記憶した後、読み出すときに、書き込みアドレスとは
任意の位相設定値だけ離れた読み出しアドレスに従って
拡散符号の１クロック中に読み出す。
に記憶した後、読み出すときに、書き込みアドレスとは
任意の位相設定値だけ離れた読み出しアドレスに従って
拡散符号の１クロック中に読み出す。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になる拡散符号の
位相シフト回路の一実施の形態のブロック図を示す。同
図に示すように、この実施の形態は、入力端子１よりの
位相設定入力とカウンタ３の出力とを加算する加算回路
２と、記憶回路５の書き込みアドレスを出力するカウン
タ３と、スイッチ回路４及び８と、制御信号に基づき拡
散符号の一例としてのＰＮコードを書き込み、これを読
み出す記憶回路５と、端子６を介して入力されるクロッ
クにより動作するクロック制御回路７と、ＰＮコードを
発生するＰＮコード発生器９と、データをラッチして出
力端子１１へ出力するラッチ回路１０とにより構成され
ている。スイッチ回路４及び８クロック制御回路７の出
力制御信号Ａ，Ｃによりそれぞれ切り換えられる。
て図面と共に説明する。図１は本発明になる拡散符号の
位相シフト回路の一実施の形態のブロック図を示す。同
図に示すように、この実施の形態は、入力端子１よりの
位相設定入力とカウンタ３の出力とを加算する加算回路
２と、記憶回路５の書き込みアドレスを出力するカウン
タ３と、スイッチ回路４及び８と、制御信号に基づき拡
散符号の一例としてのＰＮコードを書き込み、これを読
み出す記憶回路５と、端子６を介して入力されるクロッ
クにより動作するクロック制御回路７と、ＰＮコードを
発生するＰＮコード発生器９と、データをラッチして出
力端子１１へ出力するラッチ回路１０とにより構成され
ている。スイッチ回路４及び８クロック制御回路７の出
力制御信号Ａ，Ｃによりそれぞれ切り換えられる。
【００１２】次に、この実施の形態について図３のタイ
ムチャートを併せ参照して説明する。まず、クロック制
御回路７は入力端子６を介して入力された、図３（Ａ）
に示す一定周期のクロックを基に、第１の制御信号Ａ、
第２の制御信号Ｂ及び第３の制御信号Ｃをそれぞれ生成
する。
ムチャートを併せ参照して説明する。まず、クロック制
御回路７は入力端子６を介して入力された、図３（Ａ）
に示す一定周期のクロックを基に、第１の制御信号Ａ、
第２の制御信号Ｂ及び第３の制御信号Ｃをそれぞれ生成
する。
【００１３】第１の制御信号Ａは、図３（Ｂ）に示すよ
うに、入力クロックを２分周して得られたパルスであ
る。この制御信号Ａの立ち上がりに同期して、加算回路
２、カウンタ３、ＰＮコード発生器９及びラッチ回路１
０がそれぞれ動作する。従って、ＰＮコード発生器９か
らは図３（Ｋ）に模式的に示すように、第１の制御信号
Ａの立ち上りに同期してＰＮコードが出力される。ま
た、スイッチ回路４は第１の制御信号Ａがスイッチング
制御信号として入力され、制御信号Ａが「１」のとき端
子４ａ側に、「０」の期間端子４ｂ側に切り換え制御さ
れる。更に、記憶回路５は第１の制御信号Ａが「１」の
とき書き込み（ライト）状態、「０」のとき読み出し
（リード）状態に制御される。
うに、入力クロックを２分周して得られたパルスであ
る。この制御信号Ａの立ち上がりに同期して、加算回路
２、カウンタ３、ＰＮコード発生器９及びラッチ回路１
０がそれぞれ動作する。従って、ＰＮコード発生器９か
らは図３（Ｋ）に模式的に示すように、第１の制御信号
Ａの立ち上りに同期してＰＮコードが出力される。ま
た、スイッチ回路４は第１の制御信号Ａがスイッチング
制御信号として入力され、制御信号Ａが「１」のとき端
子４ａ側に、「０」の期間端子４ｂ側に切り換え制御さ
れる。更に、記憶回路５は第１の制御信号Ａが「１」の
とき書き込み（ライト）状態、「０」のとき読み出し
（リード）状態に制御される。
【００１４】上記の第２の制御信号Ｂは、図３（Ｃ）に
示すように、第１の制御信号Ａと入力クロックの論理和
演算をすることにより得られるパルスである。この第２
の制御信号Ｂが「０」の期間、記憶回路５からデータが
読み出し出力される。
示すように、第１の制御信号Ａと入力クロックの論理和
演算をすることにより得られるパルスである。この第２
の制御信号Ｂが「０」の期間、記憶回路５からデータが
読み出し出力される。
【００１５】また、上記の第３の制御信号Ｃは、図３
（Ｄ）に示すように、制御信号Ａの反転信号と入力クロ
ックの論理和演算をすることにより得られるパルスであ
る。この第３の制御信号Ｃはスイッチ回路８にスイッチ
ング制御信号として入力され、制御信号Ｃが「０」の期
間、端子８ａ側に、「１」の期間、端子８ｂ側に切り換
え制御する。端子８ｂは空接点であるため、制御信号Ｃ
が「０」の期間のみＰＮコード発生器９で発生されたＰ
Ｎコードがスイッチ回路８を通過して記憶回路５及びラ
ッチ回路１０に供給される。上記の制御信号Ｂ及びＣが
「０」になる期間を図３（Ｃ）、（Ｄ）に示すように、
ずらすことにより、記憶回路５の読み出し出力と、スイ
ッチ回路８のＰＮコード出力とが競合することを防止し
ている。
（Ｄ）に示すように、制御信号Ａの反転信号と入力クロ
ックの論理和演算をすることにより得られるパルスであ
る。この第３の制御信号Ｃはスイッチ回路８にスイッチ
ング制御信号として入力され、制御信号Ｃが「０」の期
間、端子８ａ側に、「１」の期間、端子８ｂ側に切り換
え制御する。端子８ｂは空接点であるため、制御信号Ｃ
が「０」の期間のみＰＮコード発生器９で発生されたＰ
Ｎコードがスイッチ回路８を通過して記憶回路５及びラ
ッチ回路１０に供給される。上記の制御信号Ｂ及びＣが
「０」になる期間を図３（Ｃ）、（Ｄ）に示すように、
ずらすことにより、記憶回路５の読み出し出力と、スイ
ッチ回路８のＰＮコード出力とが競合することを防止し
ている。
【００１６】カウンタ３は上記の第１の制御信号Ａをカ
ウントして得られた値を、図３（Ｅ）に模式的に示すよ
うに出力し、これを記憶回路５の書き込みアドレスとし
てスイッチ回路４の端子４ａに供給する一方、加算回路
２に供給して端子１を介して入力される位相設定入力値
と加算される。加算回路２により加算して得られた値
は、図３（Ｆ）に模式的に示すように出力されてスイッ
チ回路４の端子４ｂに入力される。
ウントして得られた値を、図３（Ｅ）に模式的に示すよ
うに出力し、これを記憶回路５の書き込みアドレスとし
てスイッチ回路４の端子４ａに供給する一方、加算回路
２に供給して端子１を介して入力される位相設定入力値
と加算される。加算回路２により加算して得られた値
は、図３（Ｆ）に模式的に示すように出力されてスイッ
チ回路４の端子４ｂに入力される。
【００１７】ここで、第１の制御信号Ａが「１」の期間
は記憶回路５が書き込み状態とされ、スイッチ回路４が
端子４ａ側に接続されるため、カウンタ３から出力され
た値が書き込みアドレスとしてスイッチ回路４を通して
記憶回路５に入力され、この状態において第３の制御信
号Ｃが「１」の期間にスイッチ回路８が端子８ａ側に接
続されるため、図３（Ｈ）に模式的に示すように、スイ
ッチ回路８を通してＰＮコード発生器９から入力された
ＰＮコードが記憶回路５に書き込まれる。
は記憶回路５が書き込み状態とされ、スイッチ回路４が
端子４ａ側に接続されるため、カウンタ３から出力され
た値が書き込みアドレスとしてスイッチ回路４を通して
記憶回路５に入力され、この状態において第３の制御信
号Ｃが「１」の期間にスイッチ回路８が端子８ａ側に接
続されるため、図３（Ｈ）に模式的に示すように、スイ
ッチ回路８を通してＰＮコード発生器９から入力された
ＰＮコードが記憶回路５に書き込まれる。
【００１８】続いて、第１の制御信号Ａが「０」となる
と、記憶回路５が読み出し状態とされ、また、スイッチ
回路４が端子４ｂ側に切換接続されるため、加算回路２
から出力された、書き込み時のアドレスに位相設定入力
を加算した値が読み出しアドレスとしてスイッチ回路４
を通して記憶回路５に入力される。この状態において、
第２の制御信号Ｂが「０」になると、記憶回路５の上記
の読み出しアドレスから記憶データが図３（Ｉ）に模式
的に示すように、読み出し出力されてラッチ回路１０に
入力される。
と、記憶回路５が読み出し状態とされ、また、スイッチ
回路４が端子４ｂ側に切換接続されるため、加算回路２
から出力された、書き込み時のアドレスに位相設定入力
を加算した値が読み出しアドレスとしてスイッチ回路４
を通して記憶回路５に入力される。この状態において、
第２の制御信号Ｂが「０」になると、記憶回路５の上記
の読み出しアドレスから記憶データが図３（Ｉ）に模式
的に示すように、読み出し出力されてラッチ回路１０に
入力される。
【００１９】上記の読み出し直後の第１の制御信号Ａの
立ち上がり時にラッチ回路１０は読み出しデータをラッ
チして、図３（Ｊ）に模式的に示すように出力端子１１
へ出力する。以下、上記と同様の動作が行われ、スイッ
チ回路４からは図３（Ｇ）に模式的に示すように、端子
６よりの入力クロックの周期に同期して記憶回路５に交
互に書き込みアドレス（Ｗ）と読み出しアドレス（Ｒ）
とが出力され、ＰＮコードの１クロック毎の値が書き込
まれて読み出される。
立ち上がり時にラッチ回路１０は読み出しデータをラッ
チして、図３（Ｊ）に模式的に示すように出力端子１１
へ出力する。以下、上記と同様の動作が行われ、スイッ
チ回路４からは図３（Ｇ）に模式的に示すように、端子
６よりの入力クロックの周期に同期して記憶回路５に交
互に書き込みアドレス（Ｗ）と読み出しアドレス（Ｒ）
とが出力され、ＰＮコードの１クロック毎の値が書き込
まれて読み出される。
【００２０】ここで、記憶回路５の読み出しアドレス
は、順次増加する書き込みアドレスに位相設定入力値を
加算回路２で加算した値であり、位相設定入力値が負の
値の場合、位相設定入力値分だけ前の書き込みアドレス
に等しい値となるから、記憶回路５からは位相設定入力
値分だけ前に書き込まれたアドレスのＰＮコードが読み
出され、出力端子１１には位相設定入力値のクロック周
期分だけ遅れたＰＮコードが得られる。記憶回路５の書
き込み及び読み出しは、ＰＮコードの１クロック間に実
行されるので、ＰＮコードの１クロックの期間で任意の
位相設定入力値に対応した位相シフト処理が完了する。
は、順次増加する書き込みアドレスに位相設定入力値を
加算回路２で加算した値であり、位相設定入力値が負の
値の場合、位相設定入力値分だけ前の書き込みアドレス
に等しい値となるから、記憶回路５からは位相設定入力
値分だけ前に書き込まれたアドレスのＰＮコードが読み
出され、出力端子１１には位相設定入力値のクロック周
期分だけ遅れたＰＮコードが得られる。記憶回路５の書
き込み及び読み出しは、ＰＮコードの１クロック間に実
行されるので、ＰＮコードの１クロックの期間で任意の
位相設定入力値に対応した位相シフト処理が完了する。
【００２１】
【実施例】次に、本発明の実施例について説明する。図
２は本発明回路の一実施例の回路図を示す。同図中、図
１と同一構成部分には同一符号を付し、その説明を省略
する。図２において、加算回路２は位相設定入力をラッ
チするための１５ビットのＤ型フリップフロップ２０１
と、Ｄ型フリップフロップ２０１からの１５ビット並列
出力を加算する加算器２０２とからなる。カウンタ３は
１５段のカウンタであり、各段の状態を記憶回路５の書
き込みアドレスとして出力する。スイッチ回路４はセレ
クタ１５個からなる。
２は本発明回路の一実施例の回路図を示す。同図中、図
１と同一構成部分には同一符号を付し、その説明を省略
する。図２において、加算回路２は位相設定入力をラッ
チするための１５ビットのＤ型フリップフロップ２０１
と、Ｄ型フリップフロップ２０１からの１５ビット並列
出力を加算する加算器２０２とからなる。カウンタ３は
１５段のカウンタであり、各段の状態を記憶回路５の書
き込みアドレスとして出力する。スイッチ回路４はセレ
クタ１５個からなる。
【００２２】記憶回路５は１５ビットのアドレス入力端
子を有するランダム・アクセス・メモリ（ＲＡＭ）５０
から構成されており、書き込みと読み出しの切換制御信
号Ｒ／Ｗ入力端子と、データ出力のオン・オフを切り換
える制御信号ＯＥの入力端子を有している。クロック制
御回路７は、端子６よりクロックがクロック端子に入力
されるＤ型フリップフロップ７１と、端子６よりクロッ
クが一方の入力端子に入力され、他方の入力端子にＤ型
フリップフロップ７１のＱ出力又はＱバー出力が入力さ
れて第２、第３の制御信号Ｂ、Ｃを出力する２つのＯＲ
回路７２及び７３から構成されている。Ｄ型フリップフ
ロップ７１のＱ出力は、また第１の制御信号Ａとして出
力される。
子を有するランダム・アクセス・メモリ（ＲＡＭ）５０
から構成されており、書き込みと読み出しの切換制御信
号Ｒ／Ｗ入力端子と、データ出力のオン・オフを切り換
える制御信号ＯＥの入力端子を有している。クロック制
御回路７は、端子６よりクロックがクロック端子に入力
されるＤ型フリップフロップ７１と、端子６よりクロッ
クが一方の入力端子に入力され、他方の入力端子にＤ型
フリップフロップ７１のＱ出力又はＱバー出力が入力さ
れて第２、第３の制御信号Ｂ、Ｃを出力する２つのＯＲ
回路７２及び７３から構成されている。Ｄ型フリップフ
ロップ７１のＱ出力は、また第１の制御信号Ａとして出
力される。
【００２３】スイッチ回路８は制御信号Ｃにより出力を
ハイインピーダンスに切り換え可能なスリーステイトの
バッファ８０により構成されている。更に、ラッチ回路
１０はクロック端子にＤ型フリップフロップ７１のＱ出
力信号が入力され、データ入力端子にＲＡＭ５０の読み
出しデータが入力されるＤ型フリップフロップにより構
成されている。
ハイインピーダンスに切り換え可能なスリーステイトの
バッファ８０により構成されている。更に、ラッチ回路
１０はクロック端子にＤ型フリップフロップ７１のＱ出
力信号が入力され、データ入力端子にＲＡＭ５０の読み
出しデータが入力されるＤ型フリップフロップにより構
成されている。
【００２４】なお、本発明は上記の実施の形態及び実施
例に限定されるものではなく、記憶回路５の記憶容量を
ＰＮコードの一周期分と一致させ、位相設定入力を正の
値とすることでＰＮコードの位相を位相設定入力分だけ
進ませることも可能である。
例に限定されるものではなく、記憶回路５の記憶容量を
ＰＮコードの一周期分と一致させ、位相設定入力を正の
値とすることでＰＮコードの位相を位相設定入力分だけ
進ませることも可能である。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
記憶回路に拡散符号を一時的に記憶した後、読み出すと
きに、書き込みアドレスとは任意の位相設定値だけ離れ
た読み出しアドレスに従って拡散符号の１クロック中に
読み出すようにしたため、２クロック周期以上の大なる
位相シフト量でも拡散符号をその１クロック中に位相シ
フトすることができ、よって、スペクトラム拡散通信の
受信側において従来よりも迅速に復調動作を行うことが
できる。
記憶回路に拡散符号を一時的に記憶した後、読み出すと
きに、書き込みアドレスとは任意の位相設定値だけ離れ
た読み出しアドレスに従って拡散符号の１クロック中に
読み出すようにしたため、２クロック周期以上の大なる
位相シフト量でも拡散符号をその１クロック中に位相シ
フトすることができ、よって、スペクトラム拡散通信の
受信側において従来よりも迅速に復調動作を行うことが
できる。
【図１】本発明の一実施の形態のブロック図である。
【図２】本発明の一実施例の回路図である。
【図３】図１及び図２の動作説明用タイムチャートであ
る。
る。
【図４】従来の一例のブロック図である。
【図５】図４の動作説明用タイムチャートである。
１ 位相設定信号入力端子 ２ 加算回路 ３ カウンタ ４、８ スイッチ回路 ５ 記憶回路 ６ クロック入力端子 ７ クロック制御回路 ９ ＰＮコード発生器 １０ ラッチ回路 １１ ＰＮコード出力端子 ５０ ランダム・アクセス・メモリ（ＲＡＭ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04J 13/00 H03K 3/84
Claims (1)
- 【請求項１】 拡散符号を発生する拡散符号発生器と、 外部入力クロックを２分周した第１の制御信号と、前記
外部入力クロックと前記第１の制御信号又は該第１の制
御信号の反転信号との論理和演算によりそれぞれ第２及
び第３の制御信号を発生するクロック制御回路と、 前記第１の制御信号を計数するカウンタと、 前記カウンタの出力値と任意の位相設定値を示す位相設
定入力信号とを加算する加算回路と、 前記第１の制御信号に同期して半周期毎に交互に書き込
み状態と読み出し状態に制御され、前記第２の制御信号
により記憶信号を読み出し出力する記憶回路と、 前記第１の制御信号により前記カウンタの出力値を書き
込みアドレスとして、前記加算回路の出力値を読み出し
アドレスとして前記外部入力クロックの１周期毎に交互
に選択して前記記憶回路に入力する第１のスイッチ回路
と、 前記記憶回路が書き込み状態にあるときに、前記第３の
制御信号に基づき前記拡散符号発生器からの拡散符号を
選択して、前記記憶回路に入力して書き込ませる第２の
スイッチ回路とを有し、前記拡散符号の１クロック中
に、前記位相設定値に応じた量だけ位相シフトされた前
記拡散符号を、前記記憶回路から出力するように構成し
たことを特徴とする拡散符号の位相シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173396A JP2800808B2 (ja) | 1996-11-13 | 1996-11-13 | 拡散符号の位相シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30173396A JP2800808B2 (ja) | 1996-11-13 | 1996-11-13 | 拡散符号の位相シフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145332A JPH10145332A (ja) | 1998-05-29 |
| JP2800808B2 true JP2800808B2 (ja) | 1998-09-21 |
Family
ID=17900514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30173396A Expired - Lifetime JP2800808B2 (ja) | 1996-11-13 | 1996-11-13 | 拡散符号の位相シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7855677B2 (en) | 2006-04-04 | 2010-12-21 | Panasonic Corporation | Code generation apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4027520B2 (ja) * | 1998-12-24 | 2007-12-26 | 富士通株式会社 | コード位相設定方法及び装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344104A (en) * | 1976-10-01 | 1978-04-20 | Nitsuko Ltd | Calling circuit |
| JPS57120155A (en) * | 1981-01-16 | 1982-07-27 | Fujitsu Ltd | Delay process system |
| JPS59100616A (ja) * | 1982-11-30 | 1984-06-09 | Meisei Electric Co Ltd | 符号の遅延制御方式とその回路 |
| JPH0630053B2 (ja) * | 1989-02-13 | 1994-04-20 | 株式会社東芝 | 遅延バッファ回路 |
-
1996
- 1996-11-13 JP JP30173396A patent/JP2800808B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7855677B2 (en) | 2006-04-04 | 2010-12-21 | Panasonic Corporation | Code generation apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10145332A (ja) | 1998-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2800808B2 (ja) | 拡散符号の位相シフト回路 | |
| GB2236934A (en) | Maximum length shift register sequence generator circuit | |
| US5726925A (en) | Hadamard transformer using memory cell | |
| CA2021348C (en) | Elastic store memory circuit | |
| JPH0786984A (ja) | スペクトル拡散通信における擬似雑音符号発生器 | |
| US20030108024A1 (en) | Orthogonal code generating device and method thereof in a code division multiple access communication system | |
| JP4107716B2 (ja) | Ｆｉｆｏ型記憶装置 | |
| US5327239A (en) | Video data splitting circuit | |
| RU94046197A (ru) | Фазовый детектор такта | |
| JP2727884B2 (ja) | Ｐｎコード発生器 | |
| JP3119275B2 (ja) | データ送信回路 | |
| JPS6028454B2 (ja) | スクランブル方式 | |
| SU1083174A1 (ru) | Многоканальное устройство св зи дл вычислительной системы | |
| SU1723583A2 (ru) | Устройство дл цифровой магнитной записи | |
| RU2084950C1 (ru) | Устройство для модификации адреса в цифровой сети | |
| JP2577985B2 (ja) | 擬似ランダム雑音符号発生器 | |
| KR100199190B1 (ko) | 데이타 포착회로 | |
| JPS5838981B2 (ja) | スクランブラ−回路 | |
| JP2978506B2 (ja) | フレームアライナ | |
| KR200212872Y1 (ko) | 레지스터셋팅장치 | |
| RU2045816C1 (ru) | Устройство для формирования испытательного текста | |
| JPS5923941A (ja) | デ−タ配列変換回路 | |
| JPS626380B2 (ja) | ||
| RU1809536C (ru) | "Устройство дл декодировани кода "Манчестер-2" | |
| KR100641914B1 (ko) | 내부 컬럼 어드레스 발생장치 |