JPS626380B2 - - Google Patents
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- JPS626380B2 JPS626380B2 JP57126183A JP12618382A JPS626380B2 JP S626380 B2 JPS626380 B2 JP S626380B2 JP 57126183 A JP57126183 A JP 57126183A JP 12618382 A JP12618382 A JP 12618382A JP S626380 B2 JPS626380 B2 JP S626380B2
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- Japan
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- 238000000034 method Methods 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002620 method output Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Computer Security & Cryptography (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル・データをスクランブルデ
ータに変換して伝送路へ送出し、また相手方より
送出されてくるスクランブルデータを元のデイジ
タルデータに逆変換するスクランブル方式に関す
る。
ータに変換して伝送路へ送出し、また相手方より
送出されてくるスクランブルデータを元のデイジ
タルデータに逆変換するスクランブル方式に関す
る。
デイジタル・データをスクランブルする方法と
して、乱数を発生させ、その乱数を前記デイジタ
ル・データに２を法として加算する方法はよく用
いられている。この場合、従来の方式は乱数が初
期値のみに依存するか又は、前記スクランブルさ
れたデイジタル・データに依存するかの２種類に
分けられる。しかし、前記初期値のみに依存する
方法は、初期値設定後、常に同じ乱数を発生する
ので第三者に乱数が暴露され易い欠点をもつ。
して、乱数を発生させ、その乱数を前記デイジタ
ル・データに２を法として加算する方法はよく用
いられている。この場合、従来の方式は乱数が初
期値のみに依存するか又は、前記スクランブルさ
れたデイジタル・データに依存するかの２種類に
分けられる。しかし、前記初期値のみに依存する
方法は、初期値設定後、常に同じ乱数を発生する
ので第三者に乱数が暴露され易い欠点をもつ。
１方、前記スクランブルされたデイジタル・デ
ータに依存する方法では、伝送上に誤りが起きる
と復号後その誤りは長く波及する欠点をもつ。
ータに依存する方法では、伝送上に誤りが起きる
と復号後その誤りは長く波及する欠点をもつ。
本発明の目的は上記の欠点を除くことにある。
この目的は次に示す構成をもつスクランブル方式
で達成できる。すなわち、デイジタル・データを
スクランブル送信側でデイジタル・データをスク
ランブルデータに変換し、受信側でスクランブル
データを元のデイジタルデータに戻すスクランブ
ル方式において、送信側ではあらかじめ定められ
た順序でデイジタル・パターンを発生する第１の
パターン発生手段と、後記スクランブルされたデ
イジタル・データのうち最も新しいデータから順
に前もつて定められた量のデータを記憶する記憶
手段と、前もつて定められたキー・パターンに依
存して、前記第１のパターン発生手段と前記記憶
手段の出力に応じたデイジタル・パターンを発生
する関数発生手段と、入力されたデイジタル・デ
ータと前記関数発生手段に応じたデイジタル・パ
ターンをスクランブルされたデイジタル・データ
として出力する第２のパターン発生手段と、から
成り、受信側はあらかじめ定められた順序でデイ
ジタル・パターンを発生する第３のパターン発生
手段と、スクランブルされたデータを受取り、受
け取つた中で最も新しいデータから順に前もつて
定められた量だけ取り出されたテータを記憶する
第２の記憶手段と、前もつて定められたキー・パ
ターンに依存して前記第３のパターン発生手段と
前記第２の記憶手段の出力とに応じてデイジタ
ル・パターンを発生する第２関数発生手段と、前
記スクランブル・データと前記第２関数発生手段
の出力に応じてデスクランブルされたデータを出
力する第４パターン発生手段とから成ることを特
徴とするスクランブル方式である。
この目的は次に示す構成をもつスクランブル方式
で達成できる。すなわち、デイジタル・データを
スクランブル送信側でデイジタル・データをスク
ランブルデータに変換し、受信側でスクランブル
データを元のデイジタルデータに戻すスクランブ
ル方式において、送信側ではあらかじめ定められ
た順序でデイジタル・パターンを発生する第１の
パターン発生手段と、後記スクランブルされたデ
イジタル・データのうち最も新しいデータから順
に前もつて定められた量のデータを記憶する記憶
手段と、前もつて定められたキー・パターンに依
存して、前記第１のパターン発生手段と前記記憶
手段の出力に応じたデイジタル・パターンを発生
する関数発生手段と、入力されたデイジタル・デ
ータと前記関数発生手段に応じたデイジタル・パ
ターンをスクランブルされたデイジタル・データ
として出力する第２のパターン発生手段と、から
成り、受信側はあらかじめ定められた順序でデイ
ジタル・パターンを発生する第３のパターン発生
手段と、スクランブルされたデータを受取り、受
け取つた中で最も新しいデータから順に前もつて
定められた量だけ取り出されたテータを記憶する
第２の記憶手段と、前もつて定められたキー・パ
ターンに依存して前記第３のパターン発生手段と
前記第２の記憶手段の出力とに応じてデイジタ
ル・パターンを発生する第２関数発生手段と、前
記スクランブル・データと前記第２関数発生手段
の出力に応じてデスクランブルされたデータを出
力する第４パターン発生手段とから成ることを特
徴とするスクランブル方式である。
以下実施例を示すブロツク図を用いて本発明の
動作原理を詳細に説明する。
動作原理を詳細に説明する。
簡単のためデイジタル・データはバイナリ表現
されているものとし、乱数列は１ビツトずつの系
列とする。
されているものとし、乱数列は１ビツトずつの系
列とする。
第１図は本発明の送信側部分の実施例を示すブ
ロツク図、第２図は本発明の送信側部分の実施例
を示すブロツク図である。第１図においてシフト
レジスタ１０３は後記排他的論理和素子から出力
されたバイナリ・データを１ビツトごとに順次記
憶し、パターン発生器１０２はある定められた順
序でバイナリ・パターンを出力する。関数発生器
１０４は入力端子１０６からのキー・パターンに
依存して、前記シフトレジスタ１０３および前記
パターン発生器１０２の出力に応じた乱数０また
は１を出力する。排他的論理和素子１０５は前記
関数発生器１０４の出力と入力端子１０７からの
バイテリ・データとの排他的論理和を出力する。
ロツク図、第２図は本発明の送信側部分の実施例
を示すブロツク図である。第１図においてシフト
レジスタ１０３は後記排他的論理和素子から出力
されたバイナリ・データを１ビツトごとに順次記
憶し、パターン発生器１０２はある定められた順
序でバイナリ・パターンを出力する。関数発生器
１０４は入力端子１０６からのキー・パターンに
依存して、前記シフトレジスタ１０３および前記
パターン発生器１０２の出力に応じた乱数０また
は１を出力する。排他的論理和素子１０５は前記
関数発生器１０４の出力と入力端子１０７からの
バイテリ・データとの排他的論理和を出力する。
第２図は第１図に示した装置によつてスクラン
ブルされたデータを復号するための装置例を示す
ブロツク図である。第２図は第１図を左右裏返し
たブロツク図であり、２０２と１０２、２０３と
１０３、２０４と１０４および２０５と１０５は
それぞれ同一の働きをするものである。
ブルされたデータを復号するための装置例を示す
ブロツク図である。第２図は第１図を左右裏返し
たブロツク図であり、２０２と１０２、２０３と
１０３、２０４と１０４および２０５と１０５は
それぞれ同一の働きをするものである。
第２図においてシフトレジスタ２０３は入力端
子２０７から入力されたバイナリ・データを順次
記憶し、パターン発生器２０２はある定められた
順序でバイナリ・パターンを出力する。関数発生
器２０４は入力端子２０６からのキー・パターン
に依存して前記シフトレジスタ２０２および前記
パターン発生器２０２の出力に応じた乱数０、１
を出力する。排他的論理和素子２０５は前記関数
発生器２０４の出力と前記入力端子２０７からの
バイナリ・データとの排他的論理和を出力する。
子２０７から入力されたバイナリ・データを順次
記憶し、パターン発生器２０２はある定められた
順序でバイナリ・パターンを出力する。関数発生
器２０４は入力端子２０６からのキー・パターン
に依存して前記シフトレジスタ２０２および前記
パターン発生器２０２の出力に応じた乱数０、１
を出力する。排他的論理和素子２０５は前記関数
発生器２０４の出力と前記入力端子２０７からの
バイナリ・データとの排他的論理和を出力する。
第１図に示した装置を送信側、第２図に示す装
置を受信側に設置すると、バイナリ・データは第
１図に示した装置によつて、スクランブルされ、
第２図に示す装置によつてもとのバイナリ・デー
タに復元されることを示す。パターン発生器１０
２と２０２は同一のバイナリ・パターンを発生
し、入力端子１０６と２０６に入力されるキー・
パターンも同一とする。このとき、動作中のある
時点でシフトレジスタ１０３と２０３の内容はと
もにスクランブルされた同一のバイナリ・データ
である。またパターン発生器１０２と２０２はと
もに同一のバイナリ・パターンを発生する。従つ
て同一の関数発生器である１０４と２０４の入力
はともに同一であり、出力も同一となる。パター
ン・データに同じ乱数を２を法として２度加える
ともとのバイナリ・データに戻るので、送信側、
受信側に各々第１図に示した装置、第２図の装置
を設置すれば、バイナリ・データは第１図に示し
た装置でスクランブルされ、第２図の装置で復元
される。
置を受信側に設置すると、バイナリ・データは第
１図に示した装置によつて、スクランブルされ、
第２図に示す装置によつてもとのバイナリ・デー
タに復元されることを示す。パターン発生器１０
２と２０２は同一のバイナリ・パターンを発生
し、入力端子１０６と２０６に入力されるキー・
パターンも同一とする。このとき、動作中のある
時点でシフトレジスタ１０３と２０３の内容はと
もにスクランブルされた同一のバイナリ・データ
である。またパターン発生器１０２と２０２はと
もに同一のバイナリ・パターンを発生する。従つ
て同一の関数発生器である１０４と２０４の入力
はともに同一であり、出力も同一となる。パター
ン・データに同じ乱数を２を法として２度加える
ともとのバイナリ・データに戻るので、送信側、
受信側に各々第１図に示した装置、第２図の装置
を設置すれば、バイナリ・データは第１図に示し
た装置でスクランブルされ、第２図の装置で復元
される。
またシフトレジスタ１０３，２０３のビツト数
を少なくしておけば、伝送上の誤りの伝搬を小さ
くできることを示す。伝送上で誤まつたビツトが
受信側の第２図に示す装置の入力端子２０７に入
力されたとする。すると、この誤まつたビツトが
シフトレジスタ２０３に残つている間は出力端子
２０１に出てくる出力ビツトは信用できない。し
かし、前記誤まつたビツトがシフトレジスタ２０
３からシフトアウトされてしまえば、それ以降、
再び誤まつたビツトが入力端子２０７に入力され
るまでは出力端子２０１に現われるビツトは誤ま
つていない。従つて、シフトレジスタ２０３の長
さをｎとすると、出力端子２０１からの出力はｎ
＋１ビツト信用できないことになり、伝送中の１
ビツトの誤まりはｎ＋１倍に拡大する。ここでｎ
＋１の＋１は誤りビツトが排他的論理和２０５を
通つて直接出力端子２０１に現われる場合に相当
する。従つて誤まり拡大は、ｎが大きい場合に比
べ、ｎが小さい場合には小さくなる。
を少なくしておけば、伝送上の誤りの伝搬を小さ
くできることを示す。伝送上で誤まつたビツトが
受信側の第２図に示す装置の入力端子２０７に入
力されたとする。すると、この誤まつたビツトが
シフトレジスタ２０３に残つている間は出力端子
２０１に出てくる出力ビツトは信用できない。し
かし、前記誤まつたビツトがシフトレジスタ２０
３からシフトアウトされてしまえば、それ以降、
再び誤まつたビツトが入力端子２０７に入力され
るまでは出力端子２０１に現われるビツトは誤ま
つていない。従つて、シフトレジスタ２０３の長
さをｎとすると、出力端子２０１からの出力はｎ
＋１ビツト信用できないことになり、伝送中の１
ビツトの誤まりはｎ＋１倍に拡大する。ここでｎ
＋１の＋１は誤りビツトが排他的論理和２０５を
通つて直接出力端子２０１に現われる場合に相当
する。従つて誤まり拡大は、ｎが大きい場合に比
べ、ｎが小さい場合には小さくなる。
パターン発生器１０２は、例えば線形帰還シフ
トレジスタで構成できる（線形帰還シフトレジス
タについては、宮川、岩垂、今井著「符号理論」
昭晃堂、1973年発行、121頁〜135頁を参照）。シ
フトレジスタの初期値は、送受信間で何らかのプ
ロトコルを定め、それに従つて定めるか、あるい
は、最初に固定してしまうか、あるいは同期用の
符号を利用して変更してゆく方法がある。
トレジスタで構成できる（線形帰還シフトレジス
タについては、宮川、岩垂、今井著「符号理論」
昭晃堂、1973年発行、121頁〜135頁を参照）。シ
フトレジスタの初期値は、送受信間で何らかのプ
ロトコルを定め、それに従つて定めるか、あるい
は、最初に固定してしまうか、あるいは同期用の
符号を利用して変更してゆく方法がある。
関数発生器は、例えばROMやRAMで構成する
こともできる。すなわち、キー・パターンを記憶
しておいて、シフトレジスタおよびパターン発生
器の出力の１部あるいは全てをアドレスとみなし
ROMまたはRAMの該アドレスに格納されている
前記キー・パターンのビツトを出力する方法であ
る。また第３図に示す方法でも構成できる。
こともできる。すなわち、キー・パターンを記憶
しておいて、シフトレジスタおよびパターン発生
器の出力の１部あるいは全てをアドレスとみなし
ROMまたはRAMの該アドレスに格納されている
前記キー・パターンのビツトを出力する方法であ
る。また第３図に示す方法でも構成できる。
図において、入力端子３０５にはパターン発生
器とシフトレジスタの出力のうちの１ビツトを入
力し残りの全部あるいは１部を入力端子３０４に
入力する。第２の関数発生器３０１は入力端子３
０３から入力されたキー・パターンに依存して、
入力端子３０４から入力されたデイジタル・パタ
ーンに応じた乱数０または１を出力する。排他的
論理和素子３０２は前記第２の関数発生器３０１
の出力と前記取り除かれた１ビツトとの排他的論
理和をとる。前記第２の関数発生器３０１も
ROMやRAMで構成できる。
器とシフトレジスタの出力のうちの１ビツトを入
力し残りの全部あるいは１部を入力端子３０４に
入力する。第２の関数発生器３０１は入力端子３
０３から入力されたキー・パターンに依存して、
入力端子３０４から入力されたデイジタル・パタ
ーンに応じた乱数０または１を出力する。排他的
論理和素子３０２は前記第２の関数発生器３０１
の出力と前記取り除かれた１ビツトとの排他的論
理和をとる。前記第２の関数発生器３０１も
ROMやRAMで構成できる。
キー・パターンは本発明装置のユーザーが任意
に選んだデイジタル・パターンでよいし、前もつ
て定められたキーと呼ばれる複数ビツトをもとに
線形帰還シフトレジスタで生成してもよい。
に選んだデイジタル・パターンでよいし、前もつ
て定められたキーと呼ばれる複数ビツトをもとに
線形帰還シフトレジスタで生成してもよい。
以上の実施例において、説明をわかり易くする
ために乱数を１ビツトずつ、すなわち関数発生器
１０４，３０１の出力を１ビツトずつにしたが、
ｎビツト（ｎは正整数）ずつの並列処理とするこ
とも可能である。また、演算も２を法とするので
なくＭ（Ｍは２以上の整数）とすることも可能で
ある。また、排他的論理和素子１０５と２０５
は、関数発生器１０４と２０４からの入力をパラ
メータとみなしたとき、互いに逆変換となるよう
な変換器とすることも可能である。
ために乱数を１ビツトずつ、すなわち関数発生器
１０４，３０１の出力を１ビツトずつにしたが、
ｎビツト（ｎは正整数）ずつの並列処理とするこ
とも可能である。また、演算も２を法とするので
なくＭ（Ｍは２以上の整数）とすることも可能で
ある。また、排他的論理和素子１０５と２０５
は、関数発生器１０４と２０４からの入力をパラ
メータとみなしたとき、互いに逆変換となるよう
な変換器とすることも可能である。
さらに入力端子１０６，３０３からのキー・パ
ターンは固定することも可能である。これらの変
更は本発明の範囲に含まれるものである。
ターンは固定することも可能である。これらの変
更は本発明の範囲に含まれるものである。
以上、詳細に説明したように、本発明を用いれ
ば誤り伝搬を少なくして、しかも乱数がスクラン
ブルされたデータに依存するゆえ第三者に解読さ
れにくいようにデイジタル・データをスクランブ
ル、デスクランブルでき、通信系に用いて効果は
極めて大きい。
ば誤り伝搬を少なくして、しかも乱数がスクラン
ブルされたデータに依存するゆえ第三者に解読さ
れにくいようにデイジタル・データをスクランブ
ル、デスクランブルでき、通信系に用いて効果は
極めて大きい。
第１図は本発明装置のうち、送信側部分の実施
例を示すブロツク図、第２図は本発明装置のう
ち、受信側部分の実施例を示すブロツク図、第３
図は関数発生器の１実施例を示すブロツク図であ
る。 図において、１０２，２０２はパターン発生
器、１０３，２０３はシフトレジスタ、１０４，
２０４は関数発生器、１０５，２０５，３０２は
排他的論理和素子、３０１は第２の関数発生器を
各々示す。
例を示すブロツク図、第２図は本発明装置のう
ち、受信側部分の実施例を示すブロツク図、第３
図は関数発生器の１実施例を示すブロツク図であ
る。 図において、１０２，２０２はパターン発生
器、１０３，２０３はシフトレジスタ、１０４，
２０４は関数発生器、１０５，２０５，３０２は
排他的論理和素子、３０１は第２の関数発生器を
各々示す。
Claims (1)
- １ 送信側でデイジタル・データをスクランブ
ル・データに変換し、受信側で該スクランブル・
データを元のデイジタル・データに戻すスクラン
ブル方式において、送信側では、あらかじめ定め
られた順序でデイジタルパターンを発生する第１
のパターン発生手段と、後記スクランブルされた
デイジタル・データのうち最も新しいデータから
順に前もつて定められた量のデータを記憶する記
憶手段と、前もつて定められたキー・パターンに
依存して、前記第１のパターン発生手段と前記記
憶手段の出力に応じたデイジタル・パターンを発
生する関数発生手段と、入力されたデイジタル・
データと前記関数発生手段に応じたデイジタル・
パターンをスクランブルされたデイジタル・デー
タとして出力する第２のパターン発生手段とから
成り、受信側では、あらかじめ定められた順序で
デイジタル・パターンを発生する第３のパターン
発生手段と、前記スクランブル・データを受け取
り、受け取つた中で最も新しいデータから順に前
もつて定められた量だけ取り出されたデータを記
憶する第２の記憶手段と、前もつて定められたキ
ー・パターンに依存して、前記第３のパターン発
生手段と前記第２の記憶手段の出力とに応じてデ
イジタル・パターンを発生する第２の関数発生手
段と、前記スクランブル・データと前記第２の関
数発生手段の出力に応じてデスクランブルされた
データを出力する第４のパターン発生手段とから
成ることを特徴とするスクランブル方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126183A JPS5916441A (ja) | 1982-07-20 | 1982-07-20 | スクランブル方式 |
| CA000432746A CA1211521A (en) | 1982-07-20 | 1983-07-19 | Cryptographic system |
| AU16964/83A AU569473B2 (en) | 1982-07-20 | 1983-07-19 | Cryptographic apparatus for binary data |
| US06/878,518 US4663500A (en) | 1982-02-22 | 1986-06-23 | Cryptographic system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126183A JPS5916441A (ja) | 1982-07-20 | 1982-07-20 | スクランブル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916441A JPS5916441A (ja) | 1984-01-27 |
| JPS626380B2 true JPS626380B2 (ja) | 1987-02-10 |
Family
ID=14928738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126183A Granted JPS5916441A (ja) | 1982-02-22 | 1982-07-20 | スクランブル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916441A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0630410B2 (ja) * | 1984-05-15 | 1994-04-20 | 三菱電機株式会社 | 信号処理回路装置 |
| JPS63308432A (ja) * | 1986-05-15 | 1988-12-15 | Toyo Commun Equip Co Ltd | 系列生成方法 |
| JP2012039180A (ja) * | 2010-08-03 | 2012-02-23 | Kddi Corp | ストリーム暗号の暗号器、ストリーム暗号の復号器、ストリーム暗号の暗号方法、ストリーム暗号の復号方法およびプログラム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126184A (en) * | 1981-01-28 | 1982-08-05 | Hitachi Ltd | Manufacture of upper electrode in josephson element |
-
1982
- 1982-07-20 JP JP57126183A patent/JPS5916441A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126184A (en) * | 1981-01-28 | 1982-08-05 | Hitachi Ltd | Manufacture of upper electrode in josephson element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916441A (ja) | 1984-01-27 |
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