JPS6028454B2 - スクランブル方式 - Google Patents
スクランブル方式Info
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- JPS6028454B2 JPS6028454B2 JP55059031A JP5903180A JPS6028454B2 JP S6028454 B2 JPS6028454 B2 JP S6028454B2 JP 55059031 A JP55059031 A JP 55059031A JP 5903180 A JP5903180 A JP 5903180A JP S6028454 B2 JPS6028454 B2 JP S6028454B2
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- JP
- Japan
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- pattern
- scrambling
- frame
- circuit
- signal
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
Description
【発明の詳細な説明】
本発明は、フレーム周期と等しい周期を有するスクラン
フルパターン中に含まれる、フレームパルスパターンと
同一のパターンによる誤同期を防止したスクランブル方
式に関するものである。
フルパターン中に含まれる、フレームパルスパターンと
同一のパターンによる誤同期を防止したスクランブル方
式に関するものである。
ＰＣＭ通信方式等のディジタル無線通信装置においては
、送信ェネルギの周波数スベクトラムを拡散する目的か
ら、スクランプリングが行なわれる。これは送信スペク
トルラムにおけるスパイク状成分の発生を防止し、また
受信側におけるクロツク成分の抽出を容易にするためで
ある。スクランプリングには、フレーム周期と無関係に
スクランプリングを行なう非同期形と、フレーム周期と
同期してスクランプリングを行なう同期形とがあり、そ
れぞれ長所短所を有するが、本発明は同期形スクランプ
リングの場合を対象にしている。
、送信ェネルギの周波数スベクトラムを拡散する目的か
ら、スクランプリングが行なわれる。これは送信スペク
トルラムにおけるスパイク状成分の発生を防止し、また
受信側におけるクロツク成分の抽出を容易にするためで
ある。スクランプリングには、フレーム周期と無関係に
スクランプリングを行なう非同期形と、フレーム周期と
同期してスクランプリングを行なう同期形とがあり、そ
れぞれ長所短所を有するが、本発明は同期形スクランプ
リングの場合を対象にしている。
第１図は多重化信号のフレーム構成の一例を示す説明図
である。
である。
同図においてＦ，，Ｆ２，Ｆ３，……，ＦＭはそれぞれ
フレームパルスを示し、Ｄ，，Ｄ２，Ｄ３，……ＤＭは
それぞれＮビットからなる主信号である。またＦ，，Ｄ
，，Ｆ２，Ｄ２，・・・・・・，ＦＭ，ＤＮは、それぞ
れ（Ｎ＋１）ビットからなるサブフレームを構成し、従
って１フレームの長さは（Ｎ＋１）×Ｍビットである。
フレームパルスＦ，，Ｆ２，Ｆ３，……ＦＭには、通常
、周期Ｍの疑似ランダム信号が用いられる。第２図はス
クランプリング回路の構成を示す回路図である。
フレームパルスを示し、Ｄ，，Ｄ２，Ｄ３，……ＤＭは
それぞれＮビットからなる主信号である。またＦ，，Ｄ
，，Ｆ２，Ｄ２，・・・・・・，ＦＭ，ＤＮは、それぞ
れ（Ｎ＋１）ビットからなるサブフレームを構成し、従
って１フレームの長さは（Ｎ＋１）×Ｍビットである。
フレームパルスＦ，，Ｆ２，Ｆ３，……ＦＭには、通常
、周期Ｍの疑似ランダム信号が用いられる。第２図はス
クランプリング回路の構成を示す回路図である。
同図において、１は多重化回路であって、主信号入力と
フレームパルス入力とを多重化して、第１図に示された
ごときフレーム化された多重化信号を発生する。２はス
クランフルパターン発生器であって疑似ランダム信号か
らなるスクランフルパターンを発生する。
フレームパルス入力とを多重化して、第１図に示された
ごときフレーム化された多重化信号を発生する。２はス
クランフルパターン発生器であって疑似ランダム信号か
らなるスクランフルパターンを発生する。
３はＥＸ−ＯＲ回路であって、多重化信号とスクランブ
ルパターンとの排他的論理和をとって、スクランブルさ
れた出力信号を発生する。
ルパターンとの排他的論理和をとって、スクランブルさ
れた出力信号を発生する。
受信側においては送信側におけると同一のスクランブル
パターンを発生するスクランブルパターン発生器を具え
、受信信号とスクランフルパターンとの排他的論理和を
とることによって、受信信号から疑似ランダム信号が除
去されて、もとの多重化信号を再生することができる。
パターンを発生するスクランブルパターン発生器を具え
、受信信号とスクランフルパターンとの排他的論理和を
とることによって、受信信号から疑似ランダム信号が除
去されて、もとの多重化信号を再生することができる。
今、第２図に示されたごときスクランプリング回路にお
いて、第１図のごときフレーム構成に対して同期スクラ
ンプリングを行なう場合、サブフレーム周期すなわち（
Ｎ＋１）ビットの疑似ランダム信号でスクランプリング
を行なうと、主信号断（オール“０”またはオール“１
”）の場合、出力信号がスクランブルパターンそのもの
またはその反転信号となって、周期性の残存が問題にな
る。これに対して、主信号断を検出して、主信号の代り
に疑似ランダム信号を入力する方式が提案されている。
いて、第１図のごときフレーム構成に対して同期スクラ
ンプリングを行なう場合、サブフレーム周期すなわち（
Ｎ＋１）ビットの疑似ランダム信号でスクランプリング
を行なうと、主信号断（オール“０”またはオール“１
”）の場合、出力信号がスクランブルパターンそのもの
またはその反転信号となって、周期性の残存が問題にな
る。これに対して、主信号断を検出して、主信号の代り
に疑似ランダム信号を入力する方式が提案されている。
この場合は上述のごとき問題を生じないが、反面、ハー
ドウェア量が増加する欠点がある。一方、前述のごとき
周期性の残存はスクランフルパターンの長さが長いほど
少ない。
ドウェア量が増加する欠点がある。一方、前述のごとき
周期性の残存はスクランフルパターンの長さが長いほど
少ない。
そこでサブフレームに代えて１フレーム長の疑似ランダ
ム信号でスクランブリングを行なうことが考えられる。
この場合は、スクランブルパターンの長さは１フレーム
長、すなわち（Ｎ＋１）×Ｍビットとなるので、ランダ
ム性を増し、周期性の残存は減少する。しかしながら、
この場合、次のような問題を生じる。第１図に示された
フレーム構成中において、フレームパルスＦ，，Ｆ２，
Ｆ３，……，ＦＭは疑似ランダム信号によって構成され
ている。
ム信号でスクランブリングを行なうことが考えられる。
この場合は、スクランブルパターンの長さは１フレーム
長、すなわち（Ｎ＋１）×Ｍビットとなるので、ランダ
ム性を増し、周期性の残存は減少する。しかしながら、
この場合、次のような問題を生じる。第１図に示された
フレーム構成中において、フレームパルスＦ，，Ｆ２，
Ｆ３，……，ＦＭは疑似ランダム信号によって構成され
ている。
そこで入力信号が断となって、スクランブルパターンま
たはその反転信号がスクランプリング回路から送出され
た場合、受信側におけるフレーム同期回路でフレームパ
ルスＦ，，Ｆ２，Ｆ３，……，ＦＭに同期せずに、スク
ランブルパターンまたはその反転信号中に含まれる、フ
レームパルスパターンと同一のパターンと謀同期する現
象が発生する。本発明はこのような従来技術の欠点を除
去しようとするものであって、その目的は、フレーム周
期と等しい周期を有するスクランフルパターンを使用す
る周期スクランプリング方式において、スクランフルパ
ターンまたはその反転信号中に含まれるフレームパルス
パターンと同一のパターンを除去することによって誤同
期を防止した方式を提供することにある。
たはその反転信号がスクランプリング回路から送出され
た場合、受信側におけるフレーム同期回路でフレームパ
ルスＦ，，Ｆ２，Ｆ３，……，ＦＭに同期せずに、スク
ランブルパターンまたはその反転信号中に含まれる、フ
レームパルスパターンと同一のパターンと謀同期する現
象が発生する。本発明はこのような従来技術の欠点を除
去しようとするものであって、その目的は、フレーム周
期と等しい周期を有するスクランフルパターンを使用す
る周期スクランプリング方式において、スクランフルパ
ターンまたはその反転信号中に含まれるフレームパルス
パターンと同一のパターンを除去することによって誤同
期を防止した方式を提供することにある。
この目的を達成するため本発明のスクランブル方式にお
いては、フレームパルスと複数のデータビットとからな
るサブフレームを複数個直列に配列してフレームを構成
した多重化信号をそのフレーム周期と等しい周期を有す
るスクランブルパターンによってスクランプリングを行
なうスクランプリング回路において、前記スクランブル
パターン中にフレームパルスと同じ周期で含まれるフレ
ームパルスパターンと同一のパターンの少なくとも一部
のビットを検出する手段と、該検出手段で検出されたビ
ットを変更する手段とを具えて、該変更されたスクラン
フルパターンによってスクランプリングを行うことを特
徴とし、またフレームパルスと複数のデータビットとか
らなるサブフレームを複数個直列に配列してフレームを
構成した多重化信号をそのフレーム周期と等しい周期を
有するスクランフルパターンによってスクランプリング
を行うスクランプリング回路において、フレームパルス
パターンと同一のパターンを含まないスクランブルパタ
ーンを記憶するメモリと、クロック信号に応じて前記メ
モリの内容を読み出すアドレス信号を発生するアドレス
カウンタとを具え、前記メモリから読み出されたスクラ
ンブルパターンによってスクランプリングを行うことを
特徴としている。以下、図面に基づいて本発明を詳細に
説明する。
いては、フレームパルスと複数のデータビットとからな
るサブフレームを複数個直列に配列してフレームを構成
した多重化信号をそのフレーム周期と等しい周期を有す
るスクランブルパターンによってスクランプリングを行
なうスクランプリング回路において、前記スクランブル
パターン中にフレームパルスと同じ周期で含まれるフレ
ームパルスパターンと同一のパターンの少なくとも一部
のビットを検出する手段と、該検出手段で検出されたビ
ットを変更する手段とを具えて、該変更されたスクラン
フルパターンによってスクランプリングを行うことを特
徴とし、またフレームパルスと複数のデータビットとか
らなるサブフレームを複数個直列に配列してフレームを
構成した多重化信号をそのフレーム周期と等しい周期を
有するスクランフルパターンによってスクランプリング
を行うスクランプリング回路において、フレームパルス
パターンと同一のパターンを含まないスクランブルパタ
ーンを記憶するメモリと、クロック信号に応じて前記メ
モリの内容を読み出すアドレス信号を発生するアドレス
カウンタとを具え、前記メモリから読み出されたスクラ
ンブルパターンによってスクランプリングを行うことを
特徴としている。以下、図面に基づいて本発明を詳細に
説明する。
第３図は本発明の原理を示す説明図である。
同図においてＡはスクランブルパターン発生器を示し、
Ｑ，，Ｑ２，Ｑ，Ｑ４はそれぞれＤタイプフリツプフロ
ツプ、Ｇ，はＥＸ−ＯＲ回路である。またＢは各信号を
示し、Ｂｏはフリップフロ、ンプＱ，，Ｑ２，Ｑ，Ｑ４
の出力信号、Ｃｏはスクランフルパルス・Ｄｏはフレー
ムパルスパターン、Ｅｏはサンプリング出力をそれぞれ
示している。第３図において、第１図に示されたフレー
ム構成において、Ｍ＝５，Ｎ＝２の場合が示されており
、従ってこの場合の１フレームは１５ビットから構成さ
れている。
Ｑ，，Ｑ２，Ｑ，Ｑ４はそれぞれＤタイプフリツプフロ
ツプ、Ｇ，はＥＸ−ＯＲ回路である。またＢは各信号を
示し、Ｂｏはフリップフロ、ンプＱ，，Ｑ２，Ｑ，Ｑ４
の出力信号、Ｃｏはスクランフルパルス・Ｄｏはフレー
ムパルスパターン、Ｅｏはサンプリング出力をそれぞれ
示している。第３図において、第１図に示されたフレー
ム構成において、Ｍ＝５，Ｎ＝２の場合が示されており
、従ってこの場合の１フレームは１５ビットから構成さ
れている。
またフレームパルスパターンＦ，．Ｆ２，・・・・・・
Ｆ５は１０１００であるものとする。第３図Ａにおいて
、フリツプフロツプＱ，，Ｑ２，Ｑ３，Ｑ４はそれぞれ
Ｑ出力とＤ入力とを順次縦続に接続されているとともに
、ＥＸ−ＯＲ回路○，によってフリツプフロツプＱ３，
Ｑ４のそれぞれのＱ出力の排他的論理和を求めて演算結
果をフリップフロップＱ，のＤ入力に帰還することによ
って、疑似ランダム信号を発生する。第３図Ｂにおいて
、Ｂは、各フリップフロッブＱ，，Ｑ２，Ｑ，Ｑのそれ
ぞれのＱ出力の論理状態を、同じ符号によって、クロツ
ク周期１なし、し５について示している。疑似ランダム
信号はフリップフロップＱのＱ出力が用いられ、１５ビ
ットから構成されている。第２図のスクランブリング回
路においては、フレームパルスに対してはスクランプリ
ングを行なわない。
Ｆ５は１０１００であるものとする。第３図Ａにおいて
、フリツプフロツプＱ，，Ｑ２，Ｑ３，Ｑ４はそれぞれ
Ｑ出力とＤ入力とを順次縦続に接続されているとともに
、ＥＸ−ＯＲ回路○，によってフリツプフロツプＱ３，
Ｑ４のそれぞれのＱ出力の排他的論理和を求めて演算結
果をフリップフロップＱ，のＤ入力に帰還することによ
って、疑似ランダム信号を発生する。第３図Ｂにおいて
、Ｂは、各フリップフロッブＱ，，Ｑ２，Ｑ，Ｑのそれ
ぞれのＱ出力の論理状態を、同じ符号によって、クロツ
ク周期１なし、し５について示している。疑似ランダム
信号はフリップフロップＱのＱ出力が用いられ、１５ビ
ットから構成されている。第２図のスクランブリング回
路においては、フレームパルスに対してはスクランプリ
ングを行なわない。
そこで第３図Ｂの疑似ランダム信号において、３ビット
ごとに“０”とした信号を作成してスクランブルパター
ンとする。第３図Ｂにおいて、Ｃｏはこのようにして発
生したスクランフルパターンを示し、Ｄｏは前述のフレ
ームパルスパターンを、それぞれのパルスをスクランブ
ルパターンにおける前述の“０”に対応させて示してい
る。このようにして作成されたスクランフルパターンお
よびその反転信号をフレームパルスと同じ周期でサンプ
リングする。
ごとに“０”とした信号を作成してスクランブルパター
ンとする。第３図Ｂにおいて、Ｃｏはこのようにして発
生したスクランフルパターンを示し、Ｄｏは前述のフレ
ームパルスパターンを、それぞれのパルスをスクランブ
ルパターンにおける前述の“０”に対応させて示してい
る。このようにして作成されたスクランフルパターンお
よびその反転信号をフレームパルスと同じ周期でサンプ
リングする。
ただしフレームパルスの部分は前述のようにスクランプ
リングを行なわないので、サンプリングを行なう必要が
ない。第３図ＢにおいてＥｏはサンプリング出力を示し
ており、１はスクランブルパターンと対比して示された
サンプリング出力を、２はスクランフルパタ−ンの反転
信号と対比して示されたサンプリング出力をそれぞれ示
している。今、これらのサンプリング出力をみると、１
に示された出力のうち、スクランブルパターンにおける
フレームパルスから２番目のビット３，６，９，１２，
１５）についてサンプリングした出力が７番目のビット
を始点としたフレームパルスパターンと同一になってい
る。
リングを行なわないので、サンプリングを行なう必要が
ない。第３図ＢにおいてＥｏはサンプリング出力を示し
ており、１はスクランブルパターンと対比して示された
サンプリング出力を、２はスクランフルパタ−ンの反転
信号と対比して示されたサンプリング出力をそれぞれ示
している。今、これらのサンプリング出力をみると、１
に示された出力のうち、スクランブルパターンにおける
フレームパルスから２番目のビット３，６，９，１２，
１５）についてサンプリングした出力が７番目のビット
を始点としたフレームパルスパターンと同一になってい
る。
従って第３図ＢのＣｏに示されたスクランフルパターン
を使用した場合、入力断のとき受信側で謀同期を生じる
可能性がある。そこでスクランブルパターンを変更して
このようなフレームパルスパターンと同一のパターンを
含まないようにする。
を使用した場合、入力断のとき受信側で謀同期を生じる
可能性がある。そこでスクランブルパターンを変更して
このようなフレームパルスパターンと同一のパターンを
含まないようにする。
一例として、第３図ＢのＣｏに示すスクランブルパター
ン中１５番目のビットを“０”から“１”に代えればよ
い。なお変更の方法としては、このように１ビットだけ
符号を変える方法以外に、フレームパルスパターンと同
一のパターンの全ビット（例えば３，６，９，１２，１
５蚤目のビット）を“１”にする方法や、全ビットを“
０”にする方法等種々考えられる。すなわち変更の結果
、フレームパルスパターンと異なるようになればよい。
なお、サンプリングをスクランフルパターンの反転信号
に対しても行なうのは、第２図に示されたスクランプリ
ング回路の構成からも明らかなように、単に多重化信号
と排他的論理和をとる操作を行なうだけなので、主信号
が断になった場合、多重化信号は必ずしも“０”になる
とは限らず、“１”になる場合もあるからである。
ン中１５番目のビットを“０”から“１”に代えればよ
い。なお変更の方法としては、このように１ビットだけ
符号を変える方法以外に、フレームパルスパターンと同
一のパターンの全ビット（例えば３，６，９，１２，１
５蚤目のビット）を“１”にする方法や、全ビットを“
０”にする方法等種々考えられる。すなわち変更の結果
、フレームパルスパターンと異なるようになればよい。
なお、サンプリングをスクランフルパターンの反転信号
に対しても行なうのは、第２図に示されたスクランプリ
ング回路の構成からも明らかなように、単に多重化信号
と排他的論理和をとる操作を行なうだけなので、主信号
が断になった場合、多重化信号は必ずしも“０”になる
とは限らず、“１”になる場合もあるからである。
第４図は本発明のスクランブル方式の一実施例の構成を
示す回路図である。
示す回路図である。
同図において第３図と同一部分は同一番号で示されてお
り、Ｇ２，○３，Ｇ４，Ｇ５，Ｇ６はＮＡＮＤ回路、Ｇ
７，Ｇ８はＡＮＤ回路、Ｇ９はＯＲ回路である。第４図
において、フリツプフロツプＱ，，Ｑ２，Ｑ，Ｑおよび
ＥＸ−ＯＲ回路は第３図Ａにおけると同じスクランフル
パターン発生器を構成している。
り、Ｇ２，○３，Ｇ４，Ｇ５，Ｇ６はＮＡＮＤ回路、Ｇ
７，Ｇ８はＡＮＤ回路、Ｇ９はＯＲ回路である。第４図
において、フリツプフロツプＱ，，Ｑ２，Ｑ，Ｑおよび
ＥＸ−ＯＲ回路は第３図Ａにおけると同じスクランフル
パターン発生器を構成している。
ＮＡＮＤ回路Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６は、スクラ
ンフルパターン中“０”にすべきビットに対応するフリ
ップフロップＱ，，Ｑ２，Ｑ，Ｑの出力の組み合わせを
検出した“０”を出力する。なおフリップフロツプ出力
のこのような組み合わせは、第３図ＢのＫにおいて、ク
ロツク周期１，４，７，１ ０，１ ３に対応して示さ
れている。ＡＮＤ回路Ｇ７はフリツプフロツプＱ４のＱ
出力とＮＡＮＤ回路○２，Ｇ３，Ｇ４，Ｇ５，ＯＢのそ
れぞれの出力との論理積を演算する。従ってその出力に
第３図ＢにおいてＣｏで示されたスクランフルパターン
を生じる。一方、ＡＮＤ回路Ｇ８は、フレームパルスパ
ターンと異ならしめるため“０”を“１”に変更する、
スクランブルパターン中１申蚤目のビットに対応するフ
リツプフロツプＱ，，Ｑ２，Ｑ３，Ｑ４の出力の組み合
わせを検出して‘‘１’’を発生する。
ンフルパターン中“０”にすべきビットに対応するフリ
ップフロップＱ，，Ｑ２，Ｑ，Ｑの出力の組み合わせを
検出した“０”を出力する。なおフリップフロツプ出力
のこのような組み合わせは、第３図ＢのＫにおいて、ク
ロツク周期１，４，７，１ ０，１ ３に対応して示さ
れている。ＡＮＤ回路Ｇ７はフリツプフロツプＱ４のＱ
出力とＮＡＮＤ回路○２，Ｇ３，Ｇ４，Ｇ５，ＯＢのそ
れぞれの出力との論理積を演算する。従ってその出力に
第３図ＢにおいてＣｏで示されたスクランフルパターン
を生じる。一方、ＡＮＤ回路Ｇ８は、フレームパルスパ
ターンと異ならしめるため“０”を“１”に変更する、
スクランブルパターン中１申蚤目のビットに対応するフ
リツプフロツプＱ，，Ｑ２，Ｑ３，Ｑ４の出力の組み合
わせを検出して‘‘１’’を発生する。
ＯＲ回路０９においてＡＮＤ回路Ｇ？，Ｇ８のそれぞれ
の出力の論理和を求めることによって、その出力に所要
の変更を施されたスクランフルパターンを得る。第５図
は本発明のスクランブル方式の第２の実施例の構成を示
す回路図である。
の出力の論理和を求めることによって、その出力に所要
の変更を施されたスクランフルパターンを得る。第５図
は本発明のスクランブル方式の第２の実施例の構成を示
す回路図である。
同図において第４図と同一部分は同一番号で示されてお
り、Ｇ，ｏはＮＡＮＤ回路、Ｇ，．はＡＮＤ回路である
。第５図はスクランブルパターン中の１ビットの“１”
を“０”に変更する場合を示し、第３図ＢのＣｏに示さ
れたスクランブルパターン中１２蚤目のビットを“０”
にする場合を例示している。ＮＡＮＤ回路○，ｏはスク
ランブルパターン中１２蚤目のビットに対応するフリツ
プフロツプＱ，，Ｑ２，Ｑ，Ｑの出力の組み合わせを検
出して“０”を発生する。ＮＡＮＤ回路Ｃ，。の出力は
それ以外のときは“１”であり、ＡＮＤ回路○，．にお
いてＡＮＤ回路Ｇ７とＮＡＮＤ回路Ｇ，ｏの出力の論理
積を求めることによって、その出力に所要の変更を施さ
れたスクランブルパターンを発生する。なおスクランブ
ルパターンの反転信号に対しても全く同様にしてその符
号の変更を行ない得ることは言うまでもない。
り、Ｇ，ｏはＮＡＮＤ回路、Ｇ，．はＡＮＤ回路である
。第５図はスクランブルパターン中の１ビットの“１”
を“０”に変更する場合を示し、第３図ＢのＣｏに示さ
れたスクランブルパターン中１２蚤目のビットを“０”
にする場合を例示している。ＮＡＮＤ回路○，ｏはスク
ランブルパターン中１２蚤目のビットに対応するフリツ
プフロツプＱ，，Ｑ２，Ｑ，Ｑの出力の組み合わせを検
出して“０”を発生する。ＮＡＮＤ回路Ｃ，。の出力は
それ以外のときは“１”であり、ＡＮＤ回路○，．にお
いてＡＮＤ回路Ｇ７とＮＡＮＤ回路Ｇ，ｏの出力の論理
積を求めることによって、その出力に所要の変更を施さ
れたスクランブルパターンを発生する。なおスクランブ
ルパターンの反転信号に対しても全く同様にしてその符
号の変更を行ない得ることは言うまでもない。
また上述のごときスクランブルパターンはこれを予め発
生させてメモ川こ記憶させておき、必要に応じてメモリ
から読み出して用いることもできる。
生させてメモ川こ記憶させておき、必要に応じてメモリ
から読み出して用いることもできる。
第６図は本発明のスクランブル方式の第３の実施例の構
成を示す回路図である。
成を示す回路図である。
同図において１１はメモリ、１２はアドレスカウンタで
ある。第６図において、メモリ１１は第４図および第５
図に示された実施例のごとき手段によって発生したスク
ランフルパターンを記憶している。アドレスカウンタ１
２はクロック信号入力に応じてメモリー１に対するアド
レス信号を発生し、これによってメモリ１１に記憶され
ているスクランフルパターンは読み出されて所望の出力
を発生する。このようにして発生したスクランブル信号
は第２図に示されたスクランプリング回路において、ス
クランフルパターン発生器から与えられて、ＥＸ−ＯＲ
回路において多重化信号と排他的論理和がとられて、ス
クランブルされた出力信号を発生する。以上説明したよ
うに本発明のスクランブル方式によれば、フレーム周期
と等しい周期を有するスクランブルパターンを使用する
同期スクランフル方式において、スクランフルパターン
またはその反転信号中に含まれるフレームパルスパター
ンと同一のパターンによる誤同期を防止することができ
るので、極めて効果的である。
ある。第６図において、メモリ１１は第４図および第５
図に示された実施例のごとき手段によって発生したスク
ランフルパターンを記憶している。アドレスカウンタ１
２はクロック信号入力に応じてメモリー１に対するアド
レス信号を発生し、これによってメモリ１１に記憶され
ているスクランフルパターンは読み出されて所望の出力
を発生する。このようにして発生したスクランブル信号
は第２図に示されたスクランプリング回路において、ス
クランフルパターン発生器から与えられて、ＥＸ−ＯＲ
回路において多重化信号と排他的論理和がとられて、ス
クランブルされた出力信号を発生する。以上説明したよ
うに本発明のスクランブル方式によれば、フレーム周期
と等しい周期を有するスクランブルパターンを使用する
同期スクランフル方式において、スクランフルパターン
またはその反転信号中に含まれるフレームパルスパター
ンと同一のパターンによる誤同期を防止することができ
るので、極めて効果的である。
第１図は多重化信号のフレーム構成の一例を示す説明図
、第２図はスクランプリング回路の構成を示す回路図、
第３図は本発明のスクランブル方式の原理を示す説明図
、第４図、第５図および第６図はそれぞれ本発明のスク
ランブル方式の一実施例の構成を示す回路図である。 １・・・・・・多重化回路、２……スクランフルパター
ン発生器、３…・・・ＥＸ−ＯＲ回路、１１・・・・・
・メモリ、１２……アドレスカウンタ、Ｑ，，Ｑ２，Ｑ
，Ｑ……○タイプフリツプフロツプ、Ｇ．……ＥＸ−Ｏ
Ｒ回路、Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ，。 ・・・・・・ＮＡＮＤ回路、Ｇ７，Ｇ８，Ｇ，．・…・
・ＡＮＤ回路、Ｇ９・・・・・・ＯＲ回路。第１図 第２図 第３図 第６図 第４図 第５図
、第２図はスクランプリング回路の構成を示す回路図、
第３図は本発明のスクランブル方式の原理を示す説明図
、第４図、第５図および第６図はそれぞれ本発明のスク
ランブル方式の一実施例の構成を示す回路図である。 １・・・・・・多重化回路、２……スクランフルパター
ン発生器、３…・・・ＥＸ−ＯＲ回路、１１・・・・・
・メモリ、１２……アドレスカウンタ、Ｑ，，Ｑ２，Ｑ
，Ｑ……○タイプフリツプフロツプ、Ｇ．……ＥＸ−Ｏ
Ｒ回路、Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ，。 ・・・・・・ＮＡＮＤ回路、Ｇ７，Ｇ８，Ｇ，．・…・
・ＡＮＤ回路、Ｇ９・・・・・・ＯＲ回路。第１図 第２図 第３図 第６図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ フレームパルスと複数のデータビツトとからなるサ
ブフレームを複数個直列に配列してフレームを構成した
多重化信号をそのフレーム周期と等しい周期を有するス
クランブルパターンによつてスクランプリングを行なう
スクランプリング回路において、前記スクランブルパタ
ーン中にフレームパルスと同じ周期で含まれるフレーム
パルスパターンと同一のパターンの少なくとも一部のビ
ツトを検出する手段と、該検出手段で検出されたビツト
を変更する手段とを具えて、該変更されたスクランブル
パターンによってスクランプリングを行うことを特徴と
するスクランブル方式。 ２ フレームパルスと複数のデータビツトとからなるサ
ブフレームを複数個直列に配列してフレームを構成した
多重化信号をそのフレーム周期と等しい周期を有するス
クランブルパターンによつてスクランプリングを行うス
クランプリング回路において、フレームパルスパターン
と同一のパターンを含まないスクランブルパターンを記
憶するメモリと、クロツク信号に応じて前記メモリの内
容を読み出すアドレス信号を発生するアドレスカウンタ
とを具え、前記メモリから読み出されたスクランブルパ
ターンによつてスクランプリングを行うことを特徴とす
るスクランプリング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55059031A JPS6028454B2 (ja) | 1980-05-02 | 1980-05-02 | スクランブル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55059031A JPS6028454B2 (ja) | 1980-05-02 | 1980-05-02 | スクランブル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56156045A JPS56156045A (en) | 1981-12-02 |
| JPS6028454B2 true JPS6028454B2 (ja) | 1985-07-04 |
Family
ID=13101506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55059031A Expired JPS6028454B2 (ja) | 1980-05-02 | 1980-05-02 | スクランブル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028454B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8727846D0 (en) * | 1987-11-27 | 1987-12-31 | British Telecomm | Optical communications network |
| CA3040196A1 (en) | 2016-10-14 | 2018-04-19 | Auro Technologies | Recording and playback devices with avoidance of missynchronisation by scrambling a payload with a modified payload checksum |
-
1980
- 1980-05-02 JP JP55059031A patent/JPS6028454B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56156045A (en) | 1981-12-02 |
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