SU1619407A1 - Преобразователь параллельного кода в последовательный - Google Patents

Abstract

Изобретение относитс  к автома- тике и вычислительной технике и может -быть использовано в устройствах ввода-вывода информации автоматизированных систем научного исследовани  сваi X рочного процесса. Цель изобретени  - повышение информативности преобразовател  путем временного уплотнени  последовательного кода. Преобразователь содержит счетчики 1,4, генератор 2 импульсов, дешифратор 3, элементы И 5 и 14, элементы И 6, 11, 17, 18, 20, элементы ИЛИ 7 и 15, блок 8 управлени , регистр 9, группы элемента II 10 и 19, группу элементов НЕ 21, группу элементов ИЛИ 22, триггеры 16 и 23. Блок 8 управлени  выполнен на триггерах 24, 25, дешифраторе 26, коммутаторе 27 и шине 28 логической единицы. 1 З.Пс, ф-ЛЫ, 3 ИЛ i / о QD -U

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах ввода-вывода информации автоматизированных систем научного исследовани  сварочного процесса.

Цель изобретени  - повышение информативности преобразовател  за счет временного уплотнени  последовательного кода.

На фиг.1 представлена функциональна  блок-схема преобразовател ; на Лиг. 2 - блок управлени ; на фиг.З - временные диаграммы, по сн ющие работу преобразовател .

Преобразователь (фиг.1) содержит

первый счетчик 1, генератор 2 импульсов , первый дешифратор 3, второй . счетчик 4, первый элемент НЕ 5, пер- 20 вый элемент И 6, первый элемент ИЛИ 7, блок 8 управлени , регистр 9, первую группу элементов И 10, второй элемент И 11, второй дешифратор 12, третий счетчик 13, второй элемент 25 НЕ 14, второй элемент ИЛИ 15, второй триггер 16, третий и четвертый элементы И 17 и 18, вторую группу элементов И 19, п тый элемент И 20, . группу элементов НЕ 21, группу эле- 30 ментов ИЛИ 22 и первый триггер 23 Блок 8 управлени  (фиг.2) содержит первый и второй триггеры 24 и 25, де- - шифратор 26, коммутатор 27 и шину 28 логической единицы.

Преобразователь параллельного кода в последовательный работает следующим образом.

В исходном состо нии генератор 2 импульсов вырабатывает последователь- 40 ность импульсов (фиг. За). Счетчики 4 и 13 установлены в нулевое состо ние , а счетчик 1 считывает импульсы, при этом триггер 23 сигналом низкого

16194074

пульс с выхода генератора 2 импульсов устанавливает триггер 16 в единичное состо ние. Сигнал с выхода триггера 16 по установочному входу счетчика 1 сбрасывает его в исходное состо ние. С первого выхода блока 8 управлени  на управл ющий вход реги- стра 9 подаетс  сигнал, по которому

JQ в него записываетс  код, подлежащий преобразованию. Кроме того, сигнал с второго выхоДа блока 8 управлени  по второму входу устанавливает триггер 23 в единичное состо ние. Сигнал с выхоJ5 да триггера 23 разрешает дешифратору 3 декодировать коды счетчика 1, установленного в исходное состо ние. На первом выходе дешифратора 3 по вл етс  сигнал высокого уровн  (фиг.36,

35

t ). Этот сигнал поступает на установочный вход триггера 16 устанавлива  его в исходное состо ние, тем самым разблокиру  счетчик 1.

Поступление первого же импульса на счетчик 1 устанавливают на его выходе код единицы. При этом с первого выхода дешифратора 3 сигнал снимаетс  и устанавливаетс  на втором выходе (Лиг.2в).Сигнал с второго выхода дешифратора 3 поступает на первый- вход элемента И 20, на втором входе которого присутствует сигнал с первого выхода дешифратора 12 (фиг.Зг). На выходе элемента И 20 по вл етс  сигнал высокого уровн  (фиг.З) который через элемент ИЛИ 15 поступает на выход преобразовател . Таким образом, на выходе преобразовател  формируетс  стартова  посылка последовательного кода (бигоЗо, te-tj).Одновременно сигнал с второго выхода дешифратора 3 поступает через элемент И 6 и элемент ИЛИ 7 на информационный вход триггера 16.

Поступление очередного импульса

уровн  запрещает дешифратору 2 дешиф- 45 (Фиг.За t) на счетный вход триггерировать коды счетчика 1. Дешифратор 12 дешифрирует нулевой код счетчика 4 поэтому на его первом выходе установлен сигнал высокого уровн .

Работа преобразовател  начинаетс  при поступлении на информационные входы регистра 9 параллельного кода и на вход пуска блока 8 управлени  сигнала пуска. После получени  сигнала пуска блок 8 управлени  вырабатывает сигнал высокого уровн  на втором выходе , который через второй вход элемента ИЛИ 7 поступает нл информационный вход триггера 16. Первый же им

0

0

5

t ). Этот сигнал поступает на установочный вход триггера 16 устанавлива  его в исходное состо ние, тем самым разблокиру  счетчик 1.

Поступление первого же импульса на счетчик 1 устанавливают на его выходе код единицы. При этом с первого выхода дешифратора 3 сигнал снимаетс  и устанавливаетс  на втором выходе (Лиг.2в).Сигнал с второго выхода дешифратора 3 поступает на первый- вход элемента И 20, на втором входе которого присутствует сигнал с первого выхода дешифратора 12 (фиг.Зг). На выходе элемента И 20 по вл етс  сигнал высокого уровн  (фиг.З) который через элемент ИЛИ 15 поступает на выход преобразовател . Таким образом, на выходе преобразовател  формируетс  стартова  посылка последовательного кода (бигоЗо, te-tj).Одновременно сигнал с второго выхода дешифратора 3 поступает через элемент И 6 и элемент ИЛИ 7 на информационный вход триггера 16.

Поступление очередного импульса

Q

5

ра 16 устанавливает его в единичное состо ние. Счетчик 1 устанавливаетс  в нулевое состо ние, которое дешифратор 3 декодирует, вырабатыва  сигнал на первом выходе (фиг.36, t) и снима  сигнал с второго выхода. По переднему фронту сигнала с первого выхода дешифратора 3 счетчик 4 устанавливают на разр дных выходах код единицы. Дешифратор 12 снимает сигнал с первого выхода и устанавливает сигнал на втором выходе (фиг.Зд). Одновременно сигнал с первого выхода дешифратора 3 .устанавливает в исходное

5

состо ние триггер 16 и поступает на второй вход первого элемента И 10 группы, на третьем входе которого присутствует сигнал с второго выхода дешифратора 12. Происходит проверка первого разр да преобразовател  кода , соответствует ли он уровню логической единицы.

Предположим что первый разр д параллельного кода равен логической единице, Тогда первый элемент И 10 группы пропускает сигнал с второго входа на выход, который проходит также на выход первого элемента ИЛИ 22 группы (фиг.З). Поступление очередного импульса на счетный вход счетчика 1 устанавливает на его выходе код единицы. При этом с первого выхода дешифратора 3 сигнал снимаетс , следовательно оканчиваетс  сигнал на выходе первого элемента ИЛИ 23 группы, а устанавливаетс  сигнал на втором выходе. Сигнал с второго выхода дешифратора 3 поступает на первый вход первого элемента И 19 группы , на втором входе которого присутствует сигнал с второго выхода дешифратора 12. Происходит проверка первого разр да преобразуемого кода, соответствует ли он уровню логического нул . Так как первый разр д в данном случае равен логической единице, то сигнал низкого уровн  с выхода i первого элемента НЕ 21 группы запрещает прохождение сигнала с первого выхода первого элемента И 19 группы на его выход. Следовательно, на врем  действи  сигнала с второго выхода дешифратора 3 сигнал на выходе первого элемента ИЛИ 22.группы равен нулю , В результате этого на выходе элемента ИЛИ 15 формируетс  сигнал (фиг.Зо, t|-t2) с переходом из вы1619407 ет

10

20

вывод второго разр да параллельного кода.

В дальнейшем процесс повтор етс  и происходит последовательный опрос и передача всех разр дов регистра 9. Предположим, что последний разр д регистра 9 равен логическому нулю. Когда при очередной установке счетчика 1 в нулевое состо ние, сигнал с первого выхода дешифратора 3 увеличивает состо ние счетчика 4 на единицу , дешифратор 12 декодирует его, выставл   на (п+1)-м выходе сигнал 15 высокого уровн  /фиг.Зе). Одновременно сигнал с первого выхода дешифратора 3 поступает на второй вход последнего элемента И 10 группы, на третьем входе которого присутствует сигнал (п+1)-го выхода дешифратора 12 Происходит проверка последнего разр да преобразуемого кода, соответствует ли он уровню логической единицы. Так, как последний разр д равен нулю, то на первом выходе последнего элемента И 10 группы сигнал отсутствует и блокирует формирование сигнала на выходе последнего элемента И 10 группы . Поступление очередного импульса на счетный вход счетчика 1 устанавливает на его выходе код единицы. При этом с первого выхода дешифратора 3 сигнал снимаетс , а устанавливаетс  на втором выходе. Сигнал с второго выхода дешифратора 3 поступает на первый вход последнего элемента И 19 группы, на втором входе которого при- сутствует сигнал (п+1)-го выхода дешифратора 12, Происходит проверка последнего разр да преобразуемого кода, соответствует ли он уровню логического нул . Это подтверждаетс  наличием сигнала на выходе последнего элемента НЕ 21 группы, который по третьему

25

30

35

40

сокого уровн  в низкий в середине вре- -с входу разрешает прохождение через поменного интервала,что соответствует передаче единичного бита последовательного кода.

Поступление очередного импульса (фиг.За, t2) на счетный вход триггера 16 устанавливает его в единичное состо ние. Происходит очередной сброс счетчика 1 в нулевое состо ние, выработка на первом выходе дешифратора 3

5С

следний элемент И 19 группы, сигнала с его первого входа на выход (фиг.Зл), В результате на выходе элемента ИЛИ 15 формируетс  сигнал (фиг.Зо, t,-t4) с перепадом из низкого уровн  в высокий в середине временного интервала, что соответствует передаче нулевого бита последовательного кода.

Поступление очередного импульса

сигнал высокого уровн , передний фронт (фиг,За, t4) приводит к очередному которого устанавливает на разр дных последовательному формированию сигна- выходах счетчика 4, соответствующий лов на первом, затем на втором выхо- по влению сигнала на третьем выходе дах дешифратора 3. При этом на счет- дешифратора 12. Этот сигнал разреша- чике 4 установитс  код, соответст19407 ет

10

20

вывод второго разр да параллельного кода.

В дальнейшем процесс повтор етс  и происходит последовательный опрос и передача всех разр дов регистра 9. Предположим, что последний разр д регистра 9 равен логическому нулю. Когда при очередной установке счетчика 1 в нулевое состо ние, сигнал с первого выхода дешифратора 3 увеличивает состо ние счетчика 4 на единицу , дешифратор 12 декодирует его, выставл   на (п+1)-м выходе сигнал 15 высокого уровн  /фиг.Зе). Одновременно сигнал с первого выхода дешифратора 3 поступает на второй вход последнего элемента И 10 группы, на третьем входе которого присутствует / сигнал (п+1)-го выхода дешифратора 12, Происходит проверка последнего разр да преобразуемого кода, соответствует ли он уровню логической единицы. Так, как последний разр д равен нулю, то на первом выходе последнего элемента И 10 группы сигнал отсутствует и блокирует формирование сигнала на выходе последнего элемента И 10 группы . Поступление очередного импульса на счетный вход счетчика 1 устанавливает на его выходе код единицы. При этом с первого выхода дешифратора 3 сигнал снимаетс , а устанавливаетс  на втором выходе. Сигнал с второго выхода дешифратора 3 поступает на первый вход последнего элемента И 19 группы, на втором входе которого при- сутствует сигнал (п+1)-го выхода дешифратора 12, Происходит проверка последнего разр да преобразуемого кода, соответствует ли он уровню логического нул . Это подтверждаетс  наличием сигнала на выходе последнего элемента НЕ 21 группы, который по третьему

25

30

35

40

следний элемент И 19 группы, сигнала с его первого входа на выход (фиг.Зл), В результате на выходе элемента ИЛИ 15 формируетс  сигнал (фиг.Зо, t,-t4) с перепадом из низкого уровн  в высокий в середине временного интервала, что соответствует передаче нулевого бита последовательного кода.

вующий по влению сигнала на предпоследнем выходе дешифратора 12, Этот сигнал поступает на второй вход элемента И 17, на выходе которого формируетс  сигнал (фиг.Зм) на период действи  сигнал с первого выхода дешифратора 3. В результате на выходе элемента ИЛИ 15 формируетс  сигнал (фиг,Зс, t4-ts) первой стоповой посылки . Втора  стопова , посылка формируетс  на выходе элемента ИЛИ 15 (фиг.Зо, tj--tg) аналогично под управлением сигналов с последнего выхода дешифратора 12 и первого выхода дешифратора 3 на элементе И 18 (фиг.3н)

При формировании второй стоповой посылки на выходе преобразовател  счетчик 4 заполн етс  и на его выходе по вл етс  сигнал высокого уровн , который разрешает отсчитать одну единицу счетчику 13 и, пройд  через элемент НЕ 5, снимает разрешающий сигнал с выхода элемента И 6, чем блокирует прохождение сигнала с второго выхода дешифратора 3 через элемент И б, и счетчик 1 не устанавливаетс  в исходное состо ние. Поступление очередного импульса на счетный вход счетчика 1 устанавливает на его разр дных выходах код, по которому дешифратор 3 вырабатывает сигнал на третьем выходе. Этим сигналом счетчик 4 сбрасываетс  в исходное состо ние и далее через элементы И 11 и ИЛИ 7 поступает на информационный вход триггера 16. Очередной импульс, поступающий на счетный вход триггера 16 устанавливает его в единичное состо ние. Счетчик 1 сбрасываетс  в исходное состо ние,сиг нап с первого выхода дешифратора 3 сбрасывает в исходное состо ние триггер 16, и начинает повтор тьс  описанный цикл формировани  стартовой посылки, опроса разр дов регистра 9 и формировани  двух стоповых последовательных кода.

После очередного цикла формировани  последовательного кода, счетчик 13, емкость которого равна требуемому числу повторений, заполн етс  и на его выходе по вл етс  потенциальный сигнал, который пройд  через элемент НЕ 14, снимает разрешающий сигнал с второго входа элемента И 11, чем блокирует прохождение сигнала с третьего выхода дешифратора 3 через элементы И Т1 и ИЛИ 7 на информационный вход триггера 16. Поэтому по при

5

0

5

5

0

5

0

0

5

ходу очередного импульса на счетный вход счетчика 1 дешифратор 3 вырабатывает сигнал на четвертом выходе, который сбрасывает счетчик 13 в исходное состо ние и поступает на первый вход блока 8 управлени .

Если работа преобразовател  продолжаетс , то сигнал пуска на входе пуска блока 8 управлени  присутствует. По сигналу с четвертого выхода1 дешифратора 3 блок 8 управлени  вырабатывает сигнал высокого уровн  на первом выходе , который через второй вход элемента ИЛИ 7 поступает на информационный вход триггера 16. Очередной импульс , поступающий на счетный вход триггера 16, устанавливает его в единичное состо ние, что приводит к сбросу счетчика 1 в исходное состо ние . Затем с другого выхода блока 8 управлени  на управл ющий вход регистра 9 подаетс  сигнал, по которому в него записываетс  следующий код, подлежащий преобразованию. Начинает повтор тьс  описанный цикл преобразовани  параллельного кода в доследова- тельный.

Если работа преобразовател  окончена и сигнал пуска с входа пуска блока 8 управлени  сн т, то блок 8 управлени  сигналов по первому и второму выходам больше не выставл ет. Поэтому очередной импульс на счетном входе счетчика 1 вырабатывает код, по которому дешифратор 3 формирует сигнал на п том выходе. Этот сигнал поступает через элемент ИЛИ 7 на информационный вход триггера 16, что приводит к сбросу счетчика 1, и на первый вход триггера 23, устанавлива  его в исходное состо ние, что приводит к блокировке дешифратора 3

Блок 8 управлени  работает следующим образом. Перед началом работы триггеры установлены в исходное состо ние . С их выходов на первые и вторые управл ющие входы дешифратора 26 и коммутатора 27 поступает код 00. Этот код подключает первый информационный вход коммутатора 27 на его выход. Так как на втором информационном входе коммутатора 27, т.е. на входе пуска блока 8 управлени  сигнал пуска отсутствует, то и на выходе коммутатора 27 сигнал отсутствуете Так как выход коммутатора 27 подключен к стробирующему входу дешифратора 26, то последнему запрещаетс  деифраци  кода 00 и на всех его выодах отсутствует сигналы высокого ровн . На тактовый вход блока 8 управлени  поступают импульсы, которые подаютс  на синхроводы триггеров 24 и 250

С по влением сигнала пуска на вхо- де пуска блок 8 управлени  начинает вырабатывать управл ющие сигналы. Сигнал пуска проходит через коммутатор 27 и по вл етс  на стробирующем входе дешифратора 26. Последний дешифрирует код 00 и на его первом выходе по вл етс  сигнал, который поступает на первый выход блока 8 управлени . Кроме того, этот сигнал поступает на 1-вход IK-триггера 24. Отрицательный фронт первого же импульса на синхровходе 1К--триггера 24, поступившего после установки сигнала на его I- входе, устанавливает его в единичное состо ние. Следовательно, на управл ющих входах дешифратора 26. и коммутатора 27 устанавливаетс  код 01. Этот.код подключает первый информационный вход коммутатора 27 на его выход. Так как на первом информационном входе коммутатора 27 установлен сигнал логической единицы с шин, то этот сигнал, пройд  через коммутатор 27, разрешает дешифратору 26 декодировать код 01. Дешифратор 26 под воздействием этого кода снимает сигнал с первого выхода и устанавливает сигнал на втором выходе . Этот сигнал поступает на второй выход блока 8 управлени  и на 1-вход IK-триггера 25, который устанавливаетс  в единичное состо ние отрицательным фронтом первого же тактового импульса. Следовательно, на управл ющих входах дешифратора 26 и коммутатора 27 устанавливаетс  код Этот код подключает третий информа- цинный вход коммутатора 27 на его выход . Третьим информационным входом коммутатора 27  вл етс  вход блока 8 управлени , сигнал на котором по вл етс  только после окончани  преобразовани  параллельного кода и последовательный . Следовательно, после по влени  кода 11 дешифратор 26 блокируетс  и снимает сигнал с второго выхода.

После окончани  преобразовани  па- раплельного кода в последовательный на входе блока 8 управлени  по вл етс  сигнал. Этот сигнал проходит через

коммутатор 27 на стробируюший вход дешифратора 26, разблокиру  его. Це- шифратор 26 дешифрирует код 11 и устанавливает на третьем выходе сигнал, поступающий на К-входы IK- триггеров 24 и 25, Последние сбрасываютс  в исходное состо ние отрицательным фронтом первого же тактового

импульса, поступающего на их синхроводы . Следовательно, на управл ющих входах дешифратора 26 и коммутатора 27 устанавливаетс  код 00. Это говорит о том, что блок 8 управлени 

возвращаетс  в исходное состо ние после цикла преобразовани  параллельного кода в последовательныйо Если к этому времени сигнал пуска сн т с входа пуска блока 8 управлени , то он так и

Q остаетс  в исходном состо нии, а если установлен, то блок 8 управлени  переходит к выполнению очередного описанного цикла.

5 изобретен и  

Claims (1)

1. Преобразователь параллельного кода в последовательный, содержащий регистр, первые входы которого  вл 0 ютс  информационными входами преобразовател , выходы соединены с первыми входами элементов И первой группы, генератор импульсов, выход которого соединен с первым входом первого счетчика, выходы которого соединены с соответствующими входами первого дешифратора , первый и второй выходы которого соединены с вторыми входами элементов И первой группы.и первым

Q входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, третий выход первого дешифратора соединен с первыми входами второго элемента И и второго

5 счетчика, первые выходы второго счетчика соединены с соответствующими входами второго дешифратора, первые выходы которого соединены с третьими входами соответствующих элементов И первой группы, второй выход второго

5

0

5

счетчика соединен через первый элемент НЕ с вторым входом первого эле- мента И и непосредственно с первым входом третьего счетчика, выход которого через второй элемент НЕ соединен с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого подключен к четвер-ч

тому выходу первого дешифратора, п тый выход первого дешифратора соединен с первым входом блока управлени , второй вход которого  вл етс  входом Пуск преобразовател , первый и второй выходы блока управлени  соединены соответственно с вторым входом регистра и четвертым входом первого

элемента ИЛИ, второй элемент ИЛИ, вы- JQ ход которого  вл етс  выходом Преобразовател , отличающийс  тем, что, с целью повышени  информативности преобразовател , в него введены втора  группа элементов И, труп- |. па элементов НЕ, группа элементов ИЛИ, третий, четвертый и п тый элементы И и триггеры, первый и второй входы И выход первого триггера подключены соответственно к первому выхо- )Q ду блока управлени , четвертому выходу и второму входу первого дешифратора , третий вход блока управлени  и первый вход второго регистра объединены и подключены к выходу генератора 25

импульсов, второй вход второго счетчика и первые входы третьего и четвертого элементов И подключены к первому выходу первого дешифратора, выход первого элемента ИЛИ соединен с тре- Чп тьим входом второго триггера, выход которого соединен с вторым входом первого счетчика, второй вход третьего счетчика подключен к п тому выходу первого дешифратора, первые входы элементов И второй группы и первый вход п того, элемента И подключены к второму выходу первого дешифратора, входы элементов НЕ группы подключены к соответствующим выходам регистра,

35

40

выходы - к вторым входам соответст . 5

п

5

0

вующих элементов И второй группы, третьи входы которых подключены к соответствующим первым выходам второго дешифратора, выходы элементов И первой и второй групп соединены соответственно с первыми и вторыми входами соответствующих элементов ИЛИ группы , выходы которых соединены с соответствующими первыми входами второго элемента ИЛИ, второй, третий и четвертый выходы второго дешифратора соединены с вторыми входами соответственно п того, третьего и четвертого элементов И, выходы которых соединены соответственно с вторым, третьим и четвертым входами второго элемента ИЛИ.

2 Преобразователь по п. отличающийс  тем, что блок управлени  содержит дешифраторы, коммутатор , триггер и шину логической единицы, выходы первого и второго триггеров соединены с одноименными управл ющими входами дешифратора и коммутатора, выход которого соединен со стробирующим входом дешифратора, первый и второй выходы которого соединены с I-входами соответственно первого и второго триггеров и  вл ютс  одноименными выходами блока управлени , третий выход дешифратора соединен с К-входами триггеров, С-входы которых объединены и  вл ютс  третьим входом блока управлени , первый информационный вход коммутатора подключен к шине логической единицы, второй и третий информационные входы коммутатора  вл ютс  соответственно вторым и первым входами блока управлени .

ь в

г д

е

ж д и

/г л м н о