SU1205315A1 - Стартстопное приемное устройство - Google Patents

Description

12

элемента И соединен с объединенными вторыми входами второго элемента ИЛИ и регистра приема, третий вход рого соединен с выходом блока свёртки по модулю три, один из выходов дешифратора счетчика длины слова соединен с вторым входом первого элемента ИЛИ к с другим входом элемента И-НЕ, выход которого  вл етс  первым выходом последовательно-парахс- лельного преобразовател , второй выход триггера окончани  передачи соединен с вторым входом первого элемента И, третий вход которого  вл етс  первым входом последовательно-параллельного преобразовател , первым, ВТО1ДЫМ, третьим входами последова1

Изобретение относитс  к радиотехнике и может быть использовано в телеграфной аппаратуре Передачи данных .

Цель изобретени  - повышение помехозащищенности .

На фиг. 1 изображена структурна  электрическа  схема предлагаемого стартстопного приемного устройства на фиг. 2 - структурна  схема последовательно-параллельного преобразовтел  .

Стартстопное приемное устройство содержит входной блок 1, цикловой триггер 2, формирователь 3 частоты , делитель 4 частоты, первый и второй элементы И 5 и 6, стартовый триггер 7, элемент ИЛИ 8, последовательно-параллельный преобразователь 9 и формирователь 10 тактов.

Последовательно-параллельный преобразователь 9 состоит из элемента И 11, элемента ИЛИ 12, буферного регистра 13 знака, регистра 14 приема, блока 15 свертки по модулю три, счетчика 16 длины слова, дешифратора 17 счетчика длинЬ слова счетчика 18 импульсов передачи, дешифратора 19 счетчика импульсов передачи, элемента И-НЕ 20 триггера 21 окончани  передачи, элемента ИЛИ 22 и элемента И 23,

Стартстопное приемное устройство работает следующим образом.

15

тельно-параллельного преобразовател  вл ютс  соответственно второй вход счетчика импульсов передачи, первый вход второго элемента И и второй вход счетчика длины слова, четвертым, седьмым, п тым и восьмым входами последовательно-параллельного преобразовател   вл ютс  соответственно четвертый вход регистра приема, второй вход второго элемента И, второй вход триггера окончани  передачи и второй вход буферного регистра знака, вторым и третьим выходами последовательно- параллельного преобразовател   вл ютс  выход первого элемента ИЛИ и выход регистра приема.

Перед началом приема телеграфного сообщени  цикловой триггер 2 находитс  в нерабочем состо нии и сигнал с его первого выхода запрещает работу делител  4 частоты и не пропускает сигнал с выхода входного блока 1 через элемент И 5 в последовательно-параллельный преобразователь 9. Входной канал приема находитс  в состо нии, соответствующем уровню сигнала Стоп, и посто нно опрашиваетс  частотой генератора, поступающей на синхровход циклового триггера. Цикл передачи каждой кодовой посьшки всегда начинаетс  с маркерного сигнала Старт, который (в отличие от сигнала Стоп) имеет противоположный логический уровень. Хот  между передающей и приемной

стороной отсутствует синхронизаци  и дл  каждой из них имеютс  две отдельные последовательности тактовых импульсов, но предполагаетс , что эти последовательности калиброваны . В св зи с этим в предлагаемом стартстопном устройстве применен метод стробировани , т.е. считывание сигнала с линии осуществл етс  в середине интервала времени

поступлени  каждого бита информации. При поступлении из входного блока 1 перехода от Стопа к Старту, т.е. при по влении на информационном входе циклового триггера 2 уровн .

3

соответствующего сигналу Старт, первым же импульсом частоты генератора , поступающим с формировател  3 частоты на синхровход циклового триггера 2, последний устанавливает- с  в рабочее состо ние и сигнал с его первого выхода разрешает работу делител  4 частоты и прохождение через элемент И 5 входного сигнала на информационный вход буфер- ного регистра 13 знака последовательно-параллельного преобразовател  9. С помощькз делител  4 частоты интервал передачи одного бита делитс  на количество подинтервалов, определ е- мое мак с -тральным счетом счетчика, вход щего 3 делитель 4 частоты. При этом частота, поступающа  на вход делител  должна быть такой, чтобы вьтолн лись услови 

где 2 Т - длительность передачи

одного бита; t- - длительность подинтервала; п - разр дность счетчика.

С выхода дешифратора делител  4 частоты через врем , несколько превышающее половину периода передачи одного бита, вырабатьшаетс  сигнал, которьй, поступив на второй вход элемента И 6, опрашивает сигнал на вы- ходе входного блока 1 при нулевом состо нии стартового триггера 7. Полагаетс , что за это врем  переходный сигнал шума исчезнет и если

на линии все еще сохран етс  уровень.

соответствующий сигналу Старт, значит поступил стартовый бит. В противном случае на выходе элемента И 6 по витс  сигнал защиты от ложного старта, который, пройд  через элемент ИЛИ 8, установит в исходное состо ние цикловой триггер 2 и делитель 4 частоты . В случае приема сигнал Старт сигнал защиты от ложного старта не пройдет через элемент И 6 и счетчик делител  4 частоты будет продолжать .счет, в результате которого на выходе делител  4 частоты по витс  сигнал Строб, который по заднему фронту установит в единичное состо - ние стартовьй триггер 7.

Таким образом, в счетч ик 16 длины слова первый сигнал Строб

5 О 5 0

5

5

0

5 0 5

154

не пройдет и бит кодовой посьшкИ) соответствующий сигналу Старт, в буферный регистр 13 знака не запишетс .

Как видно из вьшеприведенных формул , сигнал Строб с выхода делител  4 частоты вьфабатываетс  с частотой телеграфировани  и поступающа  с выхода элемента И 5 на информационный вход буферного регистра 13 знака кодова  посылка последовательно в него записываетс  с помощью стробирующих сигналов, поступающих на синхровход буферного регистра 13 знака с выхода элемента ИЛИ 12. Одновременно стробирующие сигналы подсчитываютс  в счетчике 16 длины слова дл  того, чтобы блокировать- прием маркерного сигнала Стоп. После приема информационной части (знака) первой кодовой посыпки на выходе дешифратора 17 по вл етс  сигнал 5 Т, который с выхода элемента ИЛИ 22 проходит через элемент ИЛИ 8 и устанавливает в исходное состо ние цикловой триггер 2, стар- товьй триггер 7 и делитель 4 частоты. Кроме того, сигнал 5 Т разрешает прохождение частоты через элемент И 23 с первого выхода формировател  3 при нулевом состо нии триггера 21 окончани  передачи. С помощью счетчика 18, дешифратора 19 и триггера 21 на выходе элемента И 23 формируетс  пачка из п ти импульсов, котора  поступает в сдвиговые цепи буферного регистра 13 знака и регистра 14 приема. Так как выход буферного регистра 13 знака подключен к информационному входу регистра 14 приема, то прин тый знак поступает из первого регистра во второй. По окончании передачи на выходе депшф- ратора 19 по вл етс  сигнал, который устанавливает в единичное состо ние триггер 21 окончани  передачи. Прием следующих кодовых посыпок происходит аналогично вьштеописанному. С поступлением следующего стартового сигнала вновь устанавливаетс  в единичное состо ние цикловой триггер 2 и его выходные сигналы устанавливают в исходное состо ние счетчик 18 импульсов передачи и триггер 21 окончани  передачи.

В регистр 14 приема записываетс  три знака. По окончании приема последнего знака (в приведенном

51

примере - третьего) на выходе дешифратора 17 по вл етс  сигнал, который , пройд  через элемент И -НЕ 20 при единичном состо нии триггер 21, включает формирователь 10 тактов. Последний работает следующим образом . Когда элемент И-НЕ 20 закрыт , т.в; на его выходе присутствует потенциал, соответствующий уровню логической единицы, то формирователь 10 тактов работает в режиме параллельной записи единицы в его первый разр д. После того, как на его входе по вл етс  сигнал, соответствукиций уровню логического нул , он переходит в режим последовательного сдвига. Записанна  в него единица начинает последовательно сдвигатьс  по регистру

0

5

156

на частоте генератора импульсов, формиру  на его выходах серию сигналов , одним из которых записываетс  контрольный код с блока 15 в контрольные разр ды регистра 1А приема, другим - выдаетс  сигнал прерывани  в, вычислительную машину, а следзто- щим импульсом устанавливаетс  в исходное состо ние счетчик 16 длины слова. Таким образом, устройство готово к приему следующих кодовых посьшок телеграфного сообщени .

Благодар  наличию в предлагаемом устройстве буферного регистра 13 знака совмещаетс  по времени прием следующей кодовой посылки л передача предыдущей упакованной информации в устройство св зи с вычислительной машиной.

Составитель Н. Лазарева Редактор А. Ревин Техред 3.Палий Корректор:И. Муска

Заказ 8541/59 Тираж 658 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,, д. 4/5

Филиал ПИП Патент, г. Ужгород, ул. Проектна , 4

Фиг. 2

Claims (2)

1.СТАРТСТОПНОЕ ПРИЕМНОЕ УСТРОЙСТВО, содержащее стартовый триггер, первый элемент И, последовательно-параллельный преобразователь, входной блок, выход которого соединен с объединенными первыми входами циклового триггера и второго элемента И, первый выход циклового триггера соединен с первым входом делителя частоты, выход элемента ИЛИ соединен с вторым входом циклового триггера, отличающееся тем, что, с целью повышения помехозащищенности, в него введены последовательно соединенные формирователь частоты и 'формирователь тактов, причем выход формирователя частоты соединен с вторым входом делителя частоты, синхровходом циклового триггера и первым входом последовательно-параллельного преобразователя, второй вход которого соединен с первым выходом делителя частоты, соединенным с первым входом стартового триггера, второй вход которого объединен с третьим входом делителя частоты и соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, первый, второй и третий входы которого соединены соответст венно с BTopt>iM выходом делителя частоты, выходом входного блока и первым выходом стартового триггера, первый и второй выходы формирователя тактов соединены соответственно с третьим и четвертым входами последовательно-параллельного преобразователя, пятый, шестой, седьмой и восьмой входы которого соединены соответственно с вторым и первым выходами циклового триггера, вторым выходом стартового триггера и выходом второго элемента И, первый и второй выходы последовательно-параллельного преобразователя соедине,ны соответственно с вторым входом © формирователя тактов и вторым входом элемента ИЛИ, третий выход последовательно-параллельного преобразователя является первым выходом устройства^ вторым выходом которого являет- g ся третий выход формирователя тактов .

2. Устройство по п.1, отличающееся тем, что последовательно-параллельный преобразователь состоит из последовательно соединенных счетчика длины слова,'’дешифратора счетчика длины слова, первого элемента ИЛИ, первого элемента И, счетчика импульсов передачи, дешифратора счетчика импульсов передачи, триггера окончания передачи и элемента И-НЕ, последовательно соединенных второго элемента И, второго элемента ИЛИ, буферного регистра знака, регистра приема и блока свертки по модулю три, причем выход второго элемента И соединен с первым входом счетчика длины слова, выход первого элемента И соединен с объединенными вторыми входами второго элемента ИЛИ и регистра приема, третий вход которого соединен с выходом блока свертки по модулю три, один из выходов дешифратора счетчика длины слова соединен с вторым входом первого элемента ИЛИ и с другим входом элемента И-НЕ, выход которого является первым выходом последовательно-параллельного преобразователя, второй выход триггера окончания передачи соединен с вторым входом первого элемента И, третий вход которого является первым входом последовательно-параллельного преобразователя, первым, вторым, третьим входами последова тельно-параллельного преобразователя являются соответственно второй вход счетчика импульсов передачи, первый вход второго элемента И и второй вход счетчика длины слова, четвертым, седьмым, пятым и восьмым входами последовательно-параллельного преобразователя являются соответственно четвертый вход регистра приема, второй вход второго элемента И, второй вход триггера окончания передачи и второй вход буферного регистра знака, вторым и третьим выходами последовательнопараллельного преобразователя являются выход первого элемента ИЛИ и выход регистра приема.