KR940027357A - 데이타 수신 장치 및 방법 - Google Patents
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Abstract
본 발명은 M비트의 프리앰블 클럭, 데이타의 동기를 위한 동기부 및 순수 데이타 정보부로 구성되는 프레임 데이타를 수신하는 장치에 관한 것이다.
이를 위하여 쉬프트레지스터는 프레임 데이타를 클럭으로 하여 수신되는 프레임 데이타를 쉬프트 출력한다. 그리고 판정수단은 프레임 데이타의 정상 유무를 판별하기 위한 N비트의 기준 값을 저장하고 있는 카운트 수단을 구비하고, 쉬프트레지스터의 출력을 인에이블신호로 수신하며, 인에이블신호 주기동안 시스템 클럭을 계수하여 상기 N카운트 신호를 발생할 시 정상신호를 출력하며 그렇지 않으면 리셋트신호를 발생한다. 그러면 출력수단은 프레임 데이타를 수신하고 판정 수단의 출력을 인에이블신호로 수신하며, 판정수단에서 정상신호 출력시 인에이블되어 수신되는 프레임 데이타를 출력하고 리셋트신호 수신시 프레임 데이타의 출력을 차단한다.
따라서 데이타 수신 장치에서 수신되는 프레임 데이타의 프리앰블 클럭이 정상적으로 수신되는 경우 프레임 데이타를 정상적인 데이타로 처리하며, 프리앰블 클럭이 정상적으로 수신되지 않으면 수신되는 프레임 데이타를 비정상 데이타로 처리한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1 도는 본 발명에 따라 데이타의 상태를 판단하여 정확하게 데이타를 수신하는 장치의 구성도, 제 2 도는 본 발명에 따른 수신 데이타의 프레임 구성도, 제 3 도는 제1 도 각 부의 동작 파형도.
Claims (8)
- 프리앰블 클럭을 포함하는 프레임 데이타를 수신하는 장치에 있어서, 상기 프레임 데이타를 수신하여 쉬프트 출력하는 수단과, 카운트 수단을 구비하며, 상기 쉬프트 출력되는 프레임 데이타의 프리앰블 클럭을 카운트하여 미리 설정된 클럭 수 이하로 수신될 시 리셋트신호를 발생하는 수단과, 상기 프레임 데이타를 수신하여 출력하며 상기 리셋트신호 수신시 상기 프레임 데이타의 출력을 차단하는 수단으로 구성된 것을 특징으로 하는 데이타 수신 장치.
- 제1 항에 있어서, 상기 카운트 수단이, 프리앰블 클럭의 전체 주기 및 상기 프레임 데이타를 정상으로 간주하기 위하여 연속적으로 수신하여할 클럭 수를 기준 값으로 세트하고 있으며, 상기 수신되는 프레임 데이타의 프리앰블 클럭을 카운트하여 설정된 기준 값을 만족하는 경우 상기 출력수단의 인에이블신호를 발생하고 그렇지 않으면 상기 출력수단의 리세트신호를 발생함을 특징으로 하는 데이타 수신 장치.
- 제 2 항에 있어서, 상기 데이타 입력단과 쉬프트 수단 사이에 입력데이타를 여파하기 위한 필터 수단이 더 부가된 것을 특징으로 하는 데이타 수신 장치.
- M비트의 프리앰블 클럭, 데이타의 동기를 위한 동기부 및 순수 데이타인 정보부로 구성되는 프레임 데이타를 수신하는 장치에 있어서, 상기 프레임 데이타를 클럭으로 하여 수신되는 프레임 데이타를 쉬프트 출력하여 리셋트신호 수신시 클리어되는 쉬프트레지스터와, 상기 프레임 데이타의 정상 유무를 판별하기 위한 N비트의 기준 값을 저장하고 있는 카운트 수단을 구비하고, 상기 쉬프트레지스터의 출력을 인에이블신호로 수신하며, 상기 인에이블신호 주기동안 시스템 클럭을 계수하여 상기 N카운트 신호를 발생할 시 정상신호를 출력하며 그렇지 않으면 리셋트신호를 발생하는 판정 수단과, 상기 프레임 데이타를 수신하고 상기 판정수단의 출력을 인에이블신호로 수신하며, 상기 판정수단에서 정상신호 출력시 인에이블되어 수신되는 프레임 데이타를 출력하고 리세트신호 수신시 상기 프레임 데이타의 출력을 차단하는 수단으로 구성된 것을 특징으로 하는 데이타 수신 장치.
- 제 4 항에 있어서, 상기 프리앰블 클럭이 로우 논리 및 하이 논리를 연속적으로 갖는 M비트의 클럭이며 상기 시스템 클럭과 동일한 주파수를 갖는 클럭인 것을 특징으로 하는 데이타 수신 장치.
- 제 5 항에 있어서, 상기 판정 수단이, 프레임 데이타의 종료 신호를 수신하며, 상기 데이타 종료 신호를 수신하는 시점에서 또 다른 리세트신호를 발생하는 수신을 더 구비한 것을 특징으로 하는 데이타 수신 장치.
- 제 8 항에 있어서, 상기 입력단과 쉬프트레지스터 사이에 입력데이타를 여파하기 위한 디지탈 필터를 더 구비한 것을 특징으로 하는 데이타 수신 장치.
- 프리앰블 클럭을 포함하는 프레임 데이타를 수신하는 방법에 있어서, 상기 프레임 데이타를 클럭으로 하여 수신되는 프레임 데이타를 쉬프트 출력하는 과정과, 상기 쉬프트 출력신호의 주기를 카운트하여 상기 프리앰블 클럭이 미리 설정된 클럭 수 동안 수신되는가를 판단하는 과정과, 상기 판단 과정에서 설정된 클럭 수를 만족하지 않는 경우 상기 카운트데이타를 초기화시키고 수신되는 프레임 데이타를 차단하는 과정과, 상기 판단 과정에서 설정된 클럭 수를 만족하는 경우 출력수단을 인에이블시켜 수신되는 프레임 데이타를 출력하는 과정으로 이루어짐을 특징으로 하는 데이타 수신 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930009345A KR100212051B1 (ko) | 1993-05-27 | 1993-05-27 | 데이타 수신 장치 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930009345A KR100212051B1 (ko) | 1993-05-27 | 1993-05-27 | 데이타 수신 장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940027357A true KR940027357A (ko) | 1994-12-10 |
| KR100212051B1 KR100212051B1 (ko) | 1999-08-02 |
Family
ID=19356209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930009345A KR100212051B1 (ko) | 1993-05-27 | 1993-05-27 | 데이타 수신 장치 및 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100212051B1 (ko) |
-
1993
- 1993-05-27 KR KR1019930009345A patent/KR100212051B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100212051B1 (ko) | 1999-08-02 |
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