JP3164904B2 - 入力信号断検出方式 - Google Patents
入力信号断検出方式Info
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- JP3164904B2 JP3164904B2 JP22237192A JP22237192A JP3164904B2 JP 3164904 B2 JP3164904 B2 JP 3164904B2 JP 22237192 A JP22237192 A JP 22237192A JP 22237192 A JP22237192 A JP 22237192A JP 3164904 B2 JP3164904 B2 JP 3164904B2
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- Maintenance And Management Of Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は入力信号断検出方式に関
し、特に伝送回線において信号誤りを少なくするためス
クランブルやＣＭＩコード変換等の信号変換を施したデ
ジタル信号を受信する伝送端局装置の入力断検出方式に
関する。
し、特に伝送回線において信号誤りを少なくするためス
クランブルやＣＭＩコード変換等の信号変換を施したデ
ジタル信号を受信する伝送端局装置の入力断検出方式に
関する。
【０００２】
【従来の技術】従来、この種の入力信号断検出方式は、
デジタル信号を入力して、そのデジタル信号の論理レベ
ル１，０を判別し、この論理レベルに連続して変化がな
い場合、即ち、論理レベル１，０の何れかに固定された
連続する場合は信号断と判定し断信号を出力している。
デジタル信号を入力して、そのデジタル信号の論理レベ
ル１，０を判別し、この論理レベルに連続して変化がな
い場合、即ち、論理レベル１，０の何れかに固定された
連続する場合は信号断と判定し断信号を出力している。
【０００３】
【発明が解決しようとする課題】この従来の入力信号断
検出回路では、入力信号のデータの変化を検出している
ため、入力信号の正常の“１”連続あるいは“０”連続
の場合も入力データ無しと判断し、即時に断信号を発出
するために正常時に誤まった断信号を発生してしまうと
いう問題がある。
検出回路では、入力信号のデータの変化を検出している
ため、入力信号の正常の“１”連続あるいは“０”連続
の場合も入力データ無しと判断し、即時に断信号を発出
するために正常時に誤まった断信号を発生してしまうと
いう問題がある。
【０００４】
【課題を解決するための手段】本発明の入力信号断検出
方式は、デジタル信号を入力して、そのデジタル信号の
論理レベル１，０を判別し前記論理レベルに変化がない
場合信号異常を表すＬＯＳ（ｌｏｓｓ ｏｆ Ｓｉｇｎ
ａｌ）信号を出力する信号異常検出回路と、前記ヂジタ
ル信号を入力し常時はゲートを閉じ前記ＬＯＳ信号を入
力した時はゲートを開き前記デジタル信号を通過させる
ゲート回路と、前記ゲート回路の出力信号が論理レベル
１あるいは０に固定され連続した時に所定同期のパルス
信号を発生するＶ−Ｆ変換回路と、前記パルス信号のパ
ルス数をカウントしあらかじめ設定したカウント数に達
した時に入力信号断を表わすＡＬＭ信号を出力するカウ
ンタとを備えている。
方式は、デジタル信号を入力して、そのデジタル信号の
論理レベル１，０を判別し前記論理レベルに変化がない
場合信号異常を表すＬＯＳ（ｌｏｓｓ ｏｆ Ｓｉｇｎ
ａｌ）信号を出力する信号異常検出回路と、前記ヂジタ
ル信号を入力し常時はゲートを閉じ前記ＬＯＳ信号を入
力した時はゲートを開き前記デジタル信号を通過させる
ゲート回路と、前記ゲート回路の出力信号が論理レベル
１あるいは０に固定され連続した時に所定同期のパルス
信号を発生するＶ−Ｆ変換回路と、前記パルス信号のパ
ルス数をカウントしあらかじめ設定したカウント数に達
した時に入力信号断を表わすＡＬＭ信号を出力するカウ
ンタとを備えている。
【０００５】また、前記カウンタは外部より前記デジタ
ル信号に同期したクロック信号を入力し前記カウント数
の設定を前記クロック信号のパルス数を指定することに
より設定することでも良い。
ル信号に同期したクロック信号を入力し前記カウント数
の設定を前記クロック信号のパルス数を指定することに
より設定することでも良い。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は第１の実施例、図２は第２の実施例の
ブロック図である。
説明する。図１は第１の実施例、図２は第２の実施例の
ブロック図である。
【０００７】図１において、入力端子１に入力されたデ
ジタル信号は、信号異常検出回路２とゲート回路３とに
入力される。信号異常検出回路２はモノマルチ回路また
は尖頭値検出回路（ピーク値検出回路）が用いられ、入
力デジタル信号に変化（立上がり、立下がり）が所定の
期間なくなると異常を表すＬＯＳ（ｌｏｓｓ ｏｆ Ｓ
ｉｇｎａｌ）信号を発出する。ゲート回路３はＬＯＳ信
号がない場合はゲートを閉じ、ＬＯＳ信号が入力される
とゲートを開いて、入力信号をＶ−Ｆ変換回路４に出力
する。
ジタル信号は、信号異常検出回路２とゲート回路３とに
入力される。信号異常検出回路２はモノマルチ回路また
は尖頭値検出回路（ピーク値検出回路）が用いられ、入
力デジタル信号に変化（立上がり、立下がり）が所定の
期間なくなると異常を表すＬＯＳ（ｌｏｓｓ ｏｆ Ｓ
ｉｇｎａｌ）信号を発出する。ゲート回路３はＬＯＳ信
号がない場合はゲートを閉じ、ＬＯＳ信号が入力される
とゲートを開いて、入力信号をＶ−Ｆ変換回路４に出力
する。
【０００８】Ｖ−Ｆ変換回路４は予め固定された“１”
あるいは“０”（ここでは“１”あるいは“０”のとき
に５Ｖと仮定する。）の時ａｋＨｚの周波数のパルス信
号が発生するように設定する。このとき前記のように入
力端子１に“１”あるいは“０”が入力されたので、Ｖ
−Ｆ変換回路４はパルス信号をカウンタ５に出力する。
カウンタ５は予めａｋＨｚの周期のパルスが例えば１０
０ｍｓ以上継続した場合、入力信号断を表わすＡＬＭ信
号を発生するように設定されている。Ｖ−Ｆ変換回路４
から入力されたパルス信号はカウンタ５でカウントさ
れ、パルスが設定値以上継続すると、入力端子１に入力
されたデジタル信号が断と判断し、外部へＡＬＭ信号を
出力する。
あるいは“０”（ここでは“１”あるいは“０”のとき
に５Ｖと仮定する。）の時ａｋＨｚの周波数のパルス信
号が発生するように設定する。このとき前記のように入
力端子１に“１”あるいは“０”が入力されたので、Ｖ
−Ｆ変換回路４はパルス信号をカウンタ５に出力する。
カウンタ５は予めａｋＨｚの周期のパルスが例えば１０
０ｍｓ以上継続した場合、入力信号断を表わすＡＬＭ信
号を発生するように設定されている。Ｖ−Ｆ変換回路４
から入力されたパルス信号はカウンタ５でカウントさ
れ、パルスが設定値以上継続すると、入力端子１に入力
されたデジタル信号が断と判断し、外部へＡＬＭ信号を
出力する。
【０００９】また、図２において、カウンタ９は、入力
端子１から入力されたデジタル信号に同期したクロック
９は、入力端子１から入力されたデジタル信号に同期し
たクロックを入力し、このクロックに同期した期間、例
えばクロック１００タイムスロット以上、Ｖ−Ｆ変換回
路４からのパルス信号が継続した場合、ＡＬＭ信号を発
生するようにしたもので、カウンタ回路の時間設定をク
ロック同期で行えるようにした第２の実施例を示す。
端子１から入力されたデジタル信号に同期したクロック
９は、入力端子１から入力されたデジタル信号に同期し
たクロックを入力し、このクロックに同期した期間、例
えばクロック１００タイムスロット以上、Ｖ−Ｆ変換回
路４からのパルス信号が継続した場合、ＡＬＭ信号を発
生するようにしたもので、カウンタ回路の時間設定をク
ロック同期で行えるようにした第２の実施例を示す。
【００１０】
【発明の効果】以上説明したように本発明は、入力信号
が論理レベル１あるいは０を持続した時に信号異常検出
回路２でＬＯＳ信号を検出し、このＬＯＳ信号がカウン
タ４であらかじめ設定された時間だけ持続した時に始め
て入力信号断と判定しＡＬＭ信号を出力しているので、
このカウンタの設定時間を最適値に選定することにより
正常時の連続信号と異常時の連続信号とを判別すること
ができる。このためＡＬＭ信号の発出精度を向上させる
効果がある。
が論理レベル１あるいは０を持続した時に信号異常検出
回路２でＬＯＳ信号を検出し、このＬＯＳ信号がカウン
タ４であらかじめ設定された時間だけ持続した時に始め
て入力信号断と判定しＡＬＭ信号を出力しているので、
このカウンタの設定時間を最適値に選定することにより
正常時の連続信号と異常時の連続信号とを判別すること
ができる。このためＡＬＭ信号の発出精度を向上させる
効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１ 信号入力端子 ２ 信号異常検出回路 ３ ゲート回路 ４ Ｖ−Ｆ（電圧対周波数）変換回路 ５，９ カウンタ ６ ＡＬＭ信号出力端子 ８ クロック入力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小畑 則夫 宮城県黒川郡大和町吉岡字雷神２番地宮 城日本電気株式会社内
Claims (2)
- 【請求項１】 デジタル信号を入力して、そのデジタル
信号の論理レベル１，０を判別し所定の期間前記論理レ
ベルに変化がない場合信号異常を表すＬＯＳ（ｌｏｓｓ
ｏｆ Ｓｉｇｎａｌ）信号を出力する信号異常検出回路
と、前記デジタル信号を入力し常時はゲートを閉じ前記
デジタル信号を通過させるゲート回路と、前記ゲート回
路の出力信号が論理レベル１あるいは０に固定されてい
る時に所定周期のパルス信号を発生するＶ−Ｆ変換回路
と、前記パルス信号のパルス数をカウントしあらかじめ
設定したカウント数に達した時に入力信号断を表わすＡ
ＬＭ信号を出力するカウンタとを備えることを特徴とす
る入力信号断検出方式。 - 【請求項２】 前記カウンタは外部より前記デジタル信
号に同期したクロック信号を入力し前記カウント数の設
定を前記クロック信号のパルス数を指定することにより
設定されることを特徴とする請求項１記載の入力信号断
検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22237192A JP3164904B2 (ja) | 1992-08-21 | 1992-08-21 | 入力信号断検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22237192A JP3164904B2 (ja) | 1992-08-21 | 1992-08-21 | 入力信号断検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669774A JPH0669774A (ja) | 1994-03-11 |
| JP3164904B2 true JP3164904B2 (ja) | 2001-05-14 |
Family
ID=16781307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22237192A Expired - Fee Related JP3164904B2 (ja) | 1992-08-21 | 1992-08-21 | 入力信号断検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174457A (ja) * | 2005-12-26 | 2007-07-05 | Kyocera Corp | 受信装置 |
| US10530559B2 (en) * | 2017-11-28 | 2020-01-07 | Marvell World Trade Ltd. | Ethernet transceiver with PHY-level signal-loss detector |
-
1992
- 1992-08-21 JP JP22237192A patent/JP3164904B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669774A (ja) | 1994-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010206 |
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