KR100195008B1 - 기준클럭 감시회로 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술분야]

본 발명은 기준클럭 감시회로에 관한 것이다.

[발명이 해결하고자하는 기술적 과제]

본 발명의 복적은 기준클럭의 하이상태 입력에 대한 오판을 제거하여 감시효율을 높일 수 있는 기준클럭 감시회로을 제공함에 있다.

[발명의 해결방법의 요지]

본 발명은 기준클럭 감시회로에 있어서, 소정 샘플링클럭을 클럭입력단으로 입력받아 이에 동기하여 기준클럭을 샘플링하여 쉬프트하여 그 샘플링상태신호를 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력신호들을 입력받아 인접비트간의 출력신호를 배타적 논리합연산하여 그 연산신호들을 출력하는 배타적 논리합연산수단과, 상기 배타적 논리합연산수단으로부터 연산신호들을 입력받아 논리합연산하여 그 논리합연산신호를 출력하는 논리합연산수단과, 기준클럭 감시회로의 출력을 온 오프 스위칭하는 소정 인에이블신호와 상기 논리합연산신호를 입력받으며, 상기 두 입력신호를 논리곱연산하여 그 논리곱연산신호를 출력하는 논리곱연산수단으로 구성한다.

[발명의 중요한 용도]

본 발명은 교환기 등에서 중요히 사용될 수 있다.

Description

기준클럭 감시회로

제1도는 종래 기준클럭 감시회로를 간략히 보여주는 블록구성도이다.

제2도는 본 발명의 바람직한 일 실시예에 따른 기준클럭 감시회로의 블록구성도이다.

제3도는 제2도의 구성에 따른 동작 타이밍 일례도이다.

본 발명은 교환기에 관한 것으로, 특히 클럭생성 또는 톤생성을 위한 기준클럭 감시회로에 관한 것이다. 일반적으로 교환기 등에서 클럭생성 또는 톤생성을 위해 기준클럭 감시회로가 사용되고 있다. 이러한 종래 기준클럭 감시회로가 제1도에 도시되고 있으며, 공지의 74LS123칩(TTL)을 사용한 단안정 멀티바이브레이터(10)로 구성된다. 제1도를 참조하면 기준클럭이 A입력단으로 입력되어 하이와 로우상태를 반복하면 종래 기준클럭 감시회로는 하이상태의 클럭상태신호를 출력하여 클럭이 제대로 입력되고 있음을 알린다.

그러나 상기 기준클럭이 하이상태를 계속 유지하여 입력되면 클럭상태 신호는 로우상태가 되므로 기준클럭상태의 판단오류를 범할 수 있는 문제점이 있다.

따라서 본 발명의 목적은 기준클럭의 하이상태 입력에 대한 오판을 제거하여 감시효율을 높일 수 있는 기준클럭 감시회로를 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명은 기준클럭 감시회로에 있어서, 소정 샘플링클럭을 클럭입력단으로 입력받아 이에 동기하여 기준클럭을 샘플링하고 쉬프트하여 그 샘플링상태신호를 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력신호들을 입력받아 인접비트간의 출력신호를 배타적논리합연산하여 그 연산신호들을 출력하는 배타적논리합연산수단과, 상기 배타적논리합연산수단으로부터 연산신호들을 입력받아 논리합연산하여 그 논리합연산신호를 출력하는 논리합연산수단과, 기준클럭 감시회로의 출력을 온 오프 스위칭하는 소정 인에이블신호와, 상기 논리합연산수단를 입력받으며, 상기 두 입력신호를 논리곱연산하여 그 논리곱연산신호를 출력하는 논리곱연산수단으로 구성한다.

이하 본 발명은 바람직한 구성 및 동작의 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

제2도는 본 발명의 바람직한 일 실시예에 따른 기준클럭 감시회로의 블록구성도로써, 소정 샘플링크럭을 클럭입력단으로 입력받아 이에 동기하여 기준클럭을 샘플링하여 k비트 쉬프트하여 그 샘플링상태신호를 출력하는 (k+1)비트의 쉬프트 레지스터 (20)의 (k+1) 비트출력신호들을 입력받아 인접비트간의 출력신호를 배타적논리합연산하여 그 연산신호들을 출력하는 배타적논리합연산부(30)와, 상기 배타적논리합연산부로부터 연산신호들을 입력받아 논리합연산하여 그 논리합연산신호를 출력하는 논리합연산소자(40)와, 기준클럭 감시회로의 출력을 온 오프 스위칭하는 소정 인에이블신호와, 상기 논리합연산신호를 입력받으며, 상기 두 입력신호를 논리곱연산하여 그 논리곱연산신호를 출력하는 논리곱연산소자(50)으로 구성한다.

제3도는 상술한 제2도의 구성에 따른 동작 타이밍의 일례도로써, k=4이고 0101로 리셋되는 경우의 동작타이밍을 도시하고 있다.

이하 상술한 제2도의 구성과 제3도의 동작타이밍 일례를 참조하여 본 발명의 바람직한 일 실시예의 동작을 살펴본다.

먼저 쉬프트 레지스터(20)는 제3도에 도시된 바와 같은 샘플링클럭을 클럭입력단으로 입력받아 이에 동기하여 각 샘플링구간에서의 기준클럭상태를 쉬프트 출력한다. 이때 상기 쉬프트 레지스터(20)의 k값은 적어도 2보다 크며, 샘플링클럭의 주파수는 하기식과 같이 표현된다.

샘플링클럭주파수 = k × 기준클럭주파수

배타적 논리합연산부(30)는 상기 쉬프트 레지스터(20)에 저장된 값(S(n), S(n-1), S(n-2),.... S(n-k))들은 입력받아 각각 인접비트간의 배타적논리합연산을 하여 샘플링값의 상태변화를 알리는 배타적 논리합연산신호들을 출력한다. 이후 논리합연산소자(40)는 상기 배타적 논리합연산들을 입력받아 논리합연산하고 그 논리합연산신호를 출력한다. 이후 논리곱연산소자(50)는 제3도에 도시된 바와 같은 외부 인에이블신호를 입력받아 상기 논리합연산신호와 논리합연산하여 제3도에 도시된 바와 같은 클럭상태신호를 출력한다.

따라서 상술한 바와 같이 본 발명은 기준클럭을 샘플링하여 클럭상태를 판단함으로써, 상기 기준클럭이 계속 하이상태를 유지하거나 로우상태를 유지할 경우에도 기준클럭의 입력상태를 정확하게 감시할 수 있는 장점이 있으며, 디지털 로직만으로 용이하게 구현할 수 있는 장점이 있다.

Claims (1)

1. 기준클럭 감시회로에 있어서; 소정 샘플링클럭을 클럭입력단으로 입력받아 이에 동기하여 기준클럭을 샘플링하여 쉬프트하여 그 샘플링상태신호를 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력신호들을 입력받아 인접비트간의 출력신호를 배타적 논리합연산하여 그 연산신호들을 출력하는 배타적 논리합연산수단과, 상기 배타적 논리합연산수단으로부터 연산신호들을 입력받아 논리합연산하여 그 논리합연산신호를 출력하는 논리합연산수단과, 기준클럭 감시회로의 출력을 온 오프 스위칭하는 소정 인에이블 신호화 상기 논리합연산신호를 입력받으며, 상기 두 입력신호를 논리곱연산하여 그 논리곱연산신호를 출력하는 논리곱연산수단으로 구성함을 특징으로 하는 기준클럭 감시회로.