JP2023509036A - 検出回路及び検出方法 - Google Patents
検出回路及び検出方法 Download PDFInfo
- Publication number
- JP2023509036A JP2023509036A JP2022540558A JP2022540558A JP2023509036A JP 2023509036 A JP2023509036 A JP 2023509036A JP 2022540558 A JP2022540558 A JP 2022540558A JP 2022540558 A JP2022540558 A JP 2022540558A JP 2023509036 A JP2023509036 A JP 2023509036A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency clock
- clock signal
- sampling
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 94
- 238000005070 sampling Methods 0.000 claims abstract description 173
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 11
- 230000000630 rising effect Effects 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 17
- 230000004044 response Effects 0.000 description 14
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31727—Clock circuits aspects, e.g. test clock circuit details, timing aspects for signal generation, circuits for testing clocks
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3177—Testing of logic operation, e.g. by logic analysers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00286—Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
本願は、2020年08月20日に提出された、名称が「検出回路及び検出方法」であり、出願番号が202010844304.1である中国出願の優先権を主張し、その開示された内容は参照によって全て本願に組み込まれる。
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、そして前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するように構成される信号生成モジュールと、
前記信号生成モジュールに接続されるサンプリングモジュールであって、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成されるサンプリングモジュールと、を含む。
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、そして前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップと、
前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するステップと、を含む。
高周波クロック信号CK2_internalのエッジで低周波クロック信号CK1_internalを検出して、サンプリング待ち信号CK1m2を生成し、そして高周波クロック信号CK2_internalがプリセットレベルに保持され且つ低周波クロック信号CK1_internalがプリセット条件を満たす場合、目標サンプリング信号NoCK2を生成するステップと、
目標サンプリング信号NoCK2のエッジでサンプリング待ち信号CK1m2を検出して、検出結果信号を生成するステップと、を含む。
110:第1生成モジュール
111:第5フリップフロップ
112:第6フリップフロップ
113:第7フリップフロップ
120:第2生成モジュール
121:第1サンプリングユニット
1211:第1フリップフロップ
1212:第2フリップフロップ
122:第2サンプリングユニット
1221:第3フリップフロップ
1222:第4フリップフロップ
123:論理ゲートユニット
200:サンプリングモジュール
Claims (13)
- 検出回路であって、前記検出回路は、異なる周波数の2つのクロック信号間の位相情報を検出するように構成され、2つの前記クロック信号は低周波クロック信号と高周波クロック信号を含み、前記検出回路は、信号生成モジュールとサンプリングモジュールとを含み、
前記信号生成モジュールは、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するように構成され、
前記サンプリングモジュールは、前記信号生成モジュールに接続され、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成される、検出回路。 - 前記信号生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続される第1生成モジュールであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成するように構成される第1生成モジュールと、
データ端部がプリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第2生成モジュールであって、前記高周波クロック信号がプリセットレベルに保持されるときに、前記低周波クロック信号のエッジで前記プリセット信号を検出して、目標サンプリング信号を生成するように構成される第2生成モジュールと、を含む
請求項1に記載の検出回路。 - 前記サンプリングモジュールは、データ端部が前記第1生成モジュールに接続され、クロック端部が前記第2生成モジュールに接続され、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成される
請求項2に記載の検出回路。 - 前記第2生成モジュールは、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第1サンプリングユニットであって、前記低周波クロック信号が第1プリセット条件のレベル信号として出力されるときに、前記プリセット信号と同じレベル状態の第1サンプリング信号を生成するように構成される第1サンプリングユニットと、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第2サンプリングユニットであって、前記低周波クロック信号が第2プリセット条件のレベル信号として出力されるときに、前記プリセット信号と同じレベル状態の第2サンプリング信号を生成するように構成される第2サンプリングユニットと、
2つの入力端部がそれぞれ前記第1サンプリングユニット及び前記第2サンプリングユニットに接続される論理ゲートユニットであって、前記第1サンプリング信号及び前記第2サンプリング信号に基づいて前記目標サンプリング信号を生成するように構成される論理ゲートユニットと、を含む
請求項3に記載の検出回路。 - 前記プリセット信号はハイレベル信号であり、前記論理ゲートユニットはORゲート回路であり、前記第1サンプリングユニットの制御端部及び前記第2サンプリングユニットの制御端部はいずれもリセット端部である
請求項4に記載の検出回路。 - 前記プリセット信号はローレベル信号であり、前記論理ゲートユニットはNANDゲート回路であり、前記第1サンプリングユニットの制御端部及び前記第2サンプリングユニットの制御端部はいずれもセット端部である
請求項4に記載の検出回路。 - 前記第1プリセット条件は、前記低周波クロック信号が1つの立ち下がりエッジ信号及び1つの立ち上がりエッジ信号を順に連続して出力することであり、前記第2プリセット条件は、前記低周波クロック信号が1つの立ち上がりエッジ信号及び1つの立ち下がりエッジ信号を順に連続して出力することである
請求項4に記載の検出回路。 - 前記第1サンプリングユニットは、
データ端部が前記プリセット信号に接続され、クロック端部がインバータを介して前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第1フリップフロップであって、前記第1プリセット条件における立ち下がりエッジ信号が検出された場合、第1条件信号を生成するように構成される第1フリップフロップと、
前記第1フリップフロップに接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第2フリップフロップであって、前記第1条件信号を遅延させて前記第1サンプリング信号を生成するように構成される第2フリップフロップと、を含む
請求項7に記載の検出回路。 - 前記第2サンプリングユニットは、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第3フリップフロップであって、前記第2プリセット条件における前記立ち上がりエッジ信号が検出された場合、第2条件信号を生成するように構成される第3フリップフロップと、
データ端部が前記第3フリップフロップに接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第4フリップフロップであって、前記第2条件信号を遅延させて前記第2サンプリング信号を生成するように構成される第4フリップフロップと、を含む
請求項7に記載の検出回路。 - 前記高周波クロック信号の各周期には奇数個のパルス信号が含まれ、前記第1生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続され、出力端部が前記サンプリングモジュールのデータ端部に接続される第5フリップフロップであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、前記サンプリング待ち信号を生成するように構成される第5フリップフロップを含む
請求項2に記載の検出回路。 - 前記高周波クロック信号の各周期には偶数個のパルス信号が含まれ、前記第1生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続される第6フリップフロップであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、初期のサンプリング待ち信号を生成するように構成される第6フリップフロップと、
データ端部が前記第6フリップフロップに接続され、クロック端部が前記高周波クロック信号に接続され、出力端部が前記サンプリングモジュールのデータ端部に接続される第7フリップフロップであって、前記初期のサンプリング待ち信号を遅延させて、前記サンプリング待ち信号を生成するように構成される第7フリップフロップと、を含む
請求項2に記載の検出回路。 - 異なる周波数の2つのクロック信号間の位相情報を検出するための検出方法であって、2つの前記クロック信号は低周波クロック信号と高周波クロック信号を含み、前記検出方法は、
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップと、
前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するステップと、を含む、検出方法。 - 前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップは、
前記高周波クロック信号がプリセットレベルに保持されるときに、前記低周波クロック信号の前記プリセット条件を満たすエッジでプリセット信号を検出して、目標サンプリング信号を生成するステップを含む
請求項12に記載の検出方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010844304.1A CN114076849A (zh) | 2020-08-20 | 2020-08-20 | 检测电路和检测方法 |
CN202010844304.1 | 2020-08-20 | ||
PCT/CN2021/100487 WO2022037216A1 (zh) | 2020-08-20 | 2021-06-17 | 检测电路和检测方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023509036A true JP2023509036A (ja) | 2023-03-06 |
JP7439266B2 JP7439266B2 (ja) | 2024-02-27 |
Family
ID=80269477
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022540558A Active JP7439266B2 (ja) | 2020-08-20 | 2021-06-17 | 検出回路及び検出方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US11402431B2 (ja) |
EP (1) | EP4012423B1 (ja) |
JP (1) | JP7439266B2 (ja) |
KR (1) | KR20220106819A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI820783B (zh) * | 2022-07-04 | 2023-11-01 | 華邦電子股份有限公司 | 時脈信號的頻率偵測裝置及其偵測方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002135093A (ja) * | 2000-10-19 | 2002-05-10 | Nec Corp | 位相周波数比較回路 |
JP2011169708A (ja) * | 2010-02-18 | 2011-09-01 | Hitachi Ltd | 半導体装置 |
US20190033355A1 (en) * | 2017-07-25 | 2019-01-31 | Socionext Inc. | Phase measurement |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5553275A (en) | 1993-07-13 | 1996-09-03 | Intel Corporation | Method and apparatus for synchronously detecting phase relationships between a high-frequency clock and a low-frequency clock |
US6151356A (en) * | 1997-04-28 | 2000-11-21 | Nortel Networks Limited | Method and apparatus for phase detection in digital signals |
KR100280447B1 (ko) | 1998-03-02 | 2001-02-01 | 김영환 | 디지털지연동기루프회로 |
US6452377B1 (en) * | 1999-11-12 | 2002-09-17 | Itt Manufacturing Enterprises, Inc. | Phase meter using a permuter and matched filter |
US20070170959A1 (en) | 2006-01-24 | 2007-07-26 | Alessandro Minzoni | Phase detector |
US20070283297A1 (en) | 2006-05-30 | 2007-12-06 | Thomas Hein | Signal processing circuit |
US7646224B2 (en) | 2007-05-04 | 2010-01-12 | Exar Corporation | Means to detect a missing pulse and reduce the associated PLL phase bump |
CN101551418B (zh) | 2008-04-02 | 2011-04-13 | 贵州航天凯山石油仪器有限公司 | 一种利用d触发器检测两路方波输入信号相位差的方法 |
US8826062B2 (en) * | 2011-05-23 | 2014-09-02 | Intel Mobile Communications GmbH | Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization |
CN106357266B (zh) | 2016-08-26 | 2019-07-23 | 华为技术有限公司 | 锁定检测电路、方法及锁相电路 |
KR20210042748A (ko) * | 2019-10-10 | 2021-04-20 | 삼성전자주식회사 | Pll 회로 및 이를 포함하는 클록 발생기 |
CN110958015B (zh) | 2019-11-22 | 2023-05-05 | 深圳市纽瑞芯科技有限公司 | 一种无死区的高速时钟相位检测电路 |
CN111555754B (zh) | 2020-05-26 | 2023-03-10 | 成都铭科思微电子技术有限责任公司 | 一种应用于高速模数转换器同步时钟采样的亚稳态检测电路 |
CN212622809U (zh) | 2020-08-20 | 2021-02-26 | 长鑫存储技术(上海)有限公司 | 检测电路 |
-
2021
- 2021-06-17 EP EP21857313.7A patent/EP4012423B1/en active Active
- 2021-06-17 JP JP2022540558A patent/JP7439266B2/ja active Active
- 2021-06-17 KR KR1020227022286A patent/KR20220106819A/ko not_active Application Discontinuation
- 2021-08-22 US US17/445,606 patent/US11402431B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002135093A (ja) * | 2000-10-19 | 2002-05-10 | Nec Corp | 位相周波数比較回路 |
JP2011169708A (ja) * | 2010-02-18 | 2011-09-01 | Hitachi Ltd | 半導体装置 |
US20190033355A1 (en) * | 2017-07-25 | 2019-01-31 | Socionext Inc. | Phase measurement |
Also Published As
Publication number | Publication date |
---|---|
US11402431B2 (en) | 2022-08-02 |
JP7439266B2 (ja) | 2024-02-27 |
EP4012423A1 (en) | 2022-06-15 |
KR20220106819A (ko) | 2022-07-29 |
EP4012423A4 (en) | 2022-10-12 |
US20220057449A1 (en) | 2022-02-24 |
EP4012423B1 (en) | 2023-06-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7911857B1 (en) | Preamble detection and postamble closure for a memory interface controller | |
CN212622809U (zh) | 检测电路 | |
CN108832915B (zh) | 一种占空比校准电路 | |
US20070047687A1 (en) | Phase detector and related phase detecting method thereof | |
US7482841B1 (en) | Differential bang-bang phase detector (BBPD) with latency reduction | |
JP7450053B2 (ja) | パルス幅のテスト回路、テスト装置及びそのテスト方法 | |
US10999050B1 (en) | Methods and apparatus for data synchronization in systems having multiple clock and reset domains | |
US8350596B1 (en) | Clock loss detection circuit for PLL clock switchover | |
US8644439B2 (en) | Circuits and methods for signal transfer between different clock domains | |
JP2022552852A (ja) | 高速次世代c-phyのための小ループ遅延クロックおよびデータ復元ブロック | |
US7936855B2 (en) | Oversampling data recovery circuit and method for a receiver | |
US7015726B1 (en) | Edge detector and method | |
JP2023509036A (ja) | 検出回路及び検出方法 | |
US6873183B1 (en) | Method and circuit for glitchless clock control | |
CN107463470B (zh) | 通道冲突检测方法及系统 | |
CN116449111A (zh) | 一种窄脉冲检测与计数电路 | |
US10276258B2 (en) | Memory controller for selecting read clock signal | |
RU2806240C1 (ru) | Схема обнаружения и способ обнаружения | |
US10014849B2 (en) | Clock detectors and methods of detecting clocks | |
US10145892B2 (en) | Increasing the resolution of on-chip measurement circuits | |
WO2022037216A1 (zh) | 检测电路和检测方法 | |
US7400178B2 (en) | Data output clock selection circuit for quad-data rate interface | |
US6067647A (en) | Method and apparatus for inserting an error signal onto a bidirectional signal line | |
JP2007235680A (ja) | レジスタ回路、半導体装置、電気機器 | |
CN118170307B (zh) | 一种数据信号采样装置和数据信号采样方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220629 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240214 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7439266 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |