JP2023509036A

JP2023509036A - 検出回路及び検出方法

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Publication number: JP2023509036A
Application number: JP2022540558A
Authority: JP
Inventors: カンリンジー
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2020-08-20
Filing date: 2021-06-17
Publication date: 2023-03-06
Anticipated expiration: 2041-06-17
Also published as: US11402431B2; JP7439266B2; EP4012423A1; KR20220106819A; EP4012423A4; US20220057449A1; EP4012423B1

Abstract

検出回路、及び検出方法である。検出回路は、異なる周波数の２つのクロック信号間の位相情報を検出するように構成され、２つのクロック信号は低周波クロック信号と高周波クロック信号を含む。検出回路は、高周波クロック信号のエッジで低周波クロック信号を検出して、サンプリング待ち信号を生成し、そして高周波クロック信号がプリセットレベルに保持され且つ低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するように構成される信号生成モジュールと、信号生成モジュールに接続されるサンプリングモジュールであって、目標サンプリング信号のエッジでサンプリング待ち信号を検出して、検出結果信号を生成するように構成されるサンプリングモジュールと、を含む。【選択図】図３

Description

（関連出願の相互参照）
本願は、２０２０年０８月２０日に提出された、名称が「検出回路及び検出方法」であり、出願番号が２０２０１０８４４３０４．１である中国出願の優先権を主張し、その開示された内容は参照によって全て本願に組み込まれる。

本願は検出回路及び検出方法に関する。

位相検出は、２つのクロック信号間の位相関係を検出し、該位相関係に対応する出力信号を発生させる方法である。従来の位相検出回路では、最初、位相検出用の２つのクロック信号の周波数は同じであり、要求を満たすことができる。科学技術の継続的な発展により、位相検出に対する新しい要求、即ち、高周波クロック信号及び低周波クロック信号に対する位相検出が求められるようになる。従来の位相検出方法に基づき、高周波クロック信号を分周してから位相検出を行う方式によって、異なる周波数クロック信号に対して位相検出を行う機能は基本的に実現することができる。

複数の実施例によれば、本願の第１態様では、検出回路を提供する。前記検出回路は、異なる周波数の２つのクロック信号間の位相情報を検出するように構成され、２つの前記クロック信号が低周波クロック信号と高周波クロック信号を含み、
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、そして前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するように構成される信号生成モジュールと、
前記信号生成モジュールに接続されるサンプリングモジュールであって、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成されるサンプリングモジュールと、を含む。

複数の実施例によれば、本願の第２態様では、検出方法を提供する。前記検出方法は、異なる周波数の２つのクロック信号間の位相情報を検出するためのものであり、２つの前記クロック信号は低周波クロック信号と高周波クロック信号を含み、
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、そして前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップと、
前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するステップと、を含む。

本願の一つ以上の実施例の詳細は以下の図面及び説明において提供されている。本願の他の特徴及び利点は明細書、図面及び特許請求の範囲から明らかになる。

従来技術における１つの位相検出結果の時系列図である。従来技術におけるもう１つの位相検出結果の時系列図である。一実施例の検出回路の模式ブロック図である。一実施例の検出回路が低周波クロック信号のローレベルを検出して生成される時系列図である。一実施例の検出回路が低周波クロック信号のハイレベルを検出して生成される時系列図である。一実施例の検出回路の構造図である。別の実施例の検出回路の構造図である。さらに別の実施例の検出回路の構造図である。

本願の実施例又は従来技術における技術的解決手段をより明確に説明するために、以下において、実施例又は従来技術の記述に用いられる図面について簡単に説明するが、当然ながら、以下に記載する図面は単に本願の実施例の一部に過ぎず、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面に想到し得る。

実際使用において、クロック信号の性能を向上させるために、事前にクロック信号が入力バッファを通過する必要がある。しかしながら、クロック信号が入力バッファを通過すると、遅延が生じる可能性があり、さらに、高周波クロック信号の一つ目のパルスは動作状態が不安定である等の要因によりフィルタリングで除去される可能性があり、その結果、位相検出の結果が誤る。したがって、従来の位相検出回路及び検出方法は信頼性が不十分である。

本願の実施例を容易に理解するために、以下、関連図面を参照しながら本願の実施例をより全面的に説明する。図面において本願の実施例の好ましい実施例を示す。しかしながら、本願の実施例は多くの異なる形態で実現可能であり、本明細書で説明される実施例に限定されない。これに対して、これらの実施例を提供することは、本願の実施例の開示内容への理解をより十分且つ全面的にすることを目的とする。

他に定義されない限り、本明細書で使用される全ての技術用語及び科学用語は本願の実施例が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。本明細書において本願の実施例の明細書で使用される用語は単に具体的な実施例の目的を記載するためのものに過ぎず、本願の実施例を限定するものではない。本明細書で使用される用語「及び／又は」は、一つ又は複数の関連する列挙された項目の任意及び全ての組み合わせを含む。

本願で使用される用語「第１」、「第２」等は本明細書において各種の要素を説明するために用いられるが、これらの要素はこれらの用語に限定されないことを理解されたい。これらの用語は一つ目の要素を別の要素と区別するためのものに過ぎない。例えば、本願の範囲から逸脱することなく、第１フリップフロップ１２１１を第２フリップフロップ１２１２と呼んでもよく、同様に、第２フリップフロップ１２１２を第１フリップフロップ１２１１と呼んでもよい。第１フリップフロップ１２１１と第２フリップフロップ１２１２は共にフリップフロップであるが、同じフリップフロップではない。

以下の実施例における「接続」は、接続される回路、モジュール、ユニット等が相互に電気信号やデータの伝送を有する場合、「電気的接続」、「通信接続」等と理解すべきであることを理解されたい。

ここで使用される場合、単数形「一」、「一つ」及び「前記／該」は、文脈に特に示さない限り、複数形を含んでもよい。用語「含む／からなる」又は「有する」等は、説明される特徴、全体、ステップ、操作、部品、部分又はそれらの組み合わせが存在することを意味するが、一つ又は複数の他の特徴、全体、ステップ、操作、部品、部分又はそれらの組み合わせが存在し又は追加される可能性を除外しないことも理解されたい。同時に、本明細書で使用される用語「及び／又は」は関連して列挙された項目の任意及び全ての組み合わせを含む。

図１は従来技術における１つの位相検出結果の時系列図であり、図１を参照すると、検出対象である２つのクロック信号はそれぞれＣＫ１及びＣＫ２であり、入力バッファを通過した低周波クロック信号はＣＫ１＿ｉｎｔｅｒｎａｌ、高周波クロック信号はＣＫ２＿ｉｎｔｅｒｎａｌである。従来技術において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに対して分周処理を行う必要があり、それによって低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌと同じ周波数の信号ＣＫ２／２を取得する。さらに信号ＣＫ２／２と低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌとを比較して、検出対象である２つのクロック信号間の位相情報を取得する。説明すべきこととして、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌ及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの高周波及び低周波とは、２つのクロック信号の周波数の相対性を指しており、即ち、２つのクロック信号における周波数の低い方を低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌとし、周波数の高い方を高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌとし、ある特定の周波数の範囲内の信号が低周波クロック信号又は高周波クロック信号であると意味していない。

図１に示すように、第１周期において、信号ＣＫ２／２の立ち上がりエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのローレベル状態をサンプリングし、即ちローレベルを検出して検出結果を生成する。第２周期において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌ内の一つ目のパルスがフィルタリングで除去され、円で示される信号ＣＫ２のパルスがなくなり、これにより分周後の信号ＣＫ２／２の時系列は変更され、信号ＣＫ２／２の立ち上がりエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのハイレベル状態をサンプリングし、即ちハイレベルを検出して検出結果を生成し、検出結果としてエラーが発生する。ここで、第１周期及び第２周期とは、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの第１周期及び第２周期を指し、図１を参照すると、各周期には等しい時間間隔ｔ１で設定される複数の立ち上がりエッジ信号が含まれ、各立ち上がりエッジ信号は低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを一回サンプリングするために用いられ、さらに、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの隣接する２つの周期の間にプリセット時間長ｔ２のプリセットレベルが保持され、且つ該継続時間ｔ２は上記時間間隔ｔ１より長く、例えば、継続時間ｔ２を２つの時間間隔ｔ１に等しくすることによって、異なる周期を区別する。

図２は従来技術における別の位相検出結果の時系列図であり、図２を参照すると、第１周期において、信号ＣＫ２／２の立ち上がりエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのハイレベル状態をサンプリングし、即ちハイレベルを検出して検出結果を生成する。第２周期において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌ内の一つ目のパルスがフィルタリングで除去され、円で示される信号ＣＫ２のパルスがなくなり、これにより分周後の信号ＣＫ２／２の時系列は変更され、信号ＣＫ２／２の立ち上がりエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのローレベル状態をサンプリングし、即ちローレベルを検出して検出結果を生成し、検出結果としてエラーが発生する。

したがって、図１～図２を参照すると、従来技術における検出回路は、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌ内の一つ目のパルスがフィルタリングで除去されるため、検出結果としてエラーが発生する問題を引き起こすことがある。

図３は一実施例の検出回路の模式ブロック図であり、本実施例において、検出回路は異なる周波数の２つのクロック信号間の位相情報を検出するように構成され、２つのクロック信号は低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌと高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌを含み、上記２つの信号とは、検出対象であるクロック信号ＣＫ１及びＣＫ２がそれぞれ入力バッファを通過した後に出力された信号を指す。説明すべきこととして、他の実施例において、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌ及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの定義はいずれも本実施例と同じである点であり、説明を省略する。

図３を参照すると、検出回路は信号生成モジュール１００及びサンプリングモジュール２００を含む。

信号生成モジュール１００は、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを検出して、サンプリング待ち信号ＣＫ１ｍ２を生成し、そして高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持され且つ低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌがプリセット条件を満たす場合、目標サンプリング信号ＮｏＣＫ２を生成するように構成される。

ここで、従来技術における低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌ及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌと同様に、本実施例における低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌは連続的なクロック信号であり、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌは断続的に出現するクロック信号であり、高周波クロック信号が出現する各周期には、複数の高周波クロック信号パルスが含まれ、隣接する２つの周期の間に間隔時間があり、該間隔時間に、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌはプリセットレベルに保持される。したがって、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセット時間長以上でプリセットレベルに保持されると、現在、隣接する２つの周期の間の間隔時間にあることを意味する。他の実施例において、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌも断続的に出現するクロック信号であってもよく、本発明はこれを限定しない。

図４は一実施例の検出回路が低周波クロック信号のローレベルを検出して生成される時系列図であり、図４を参照すると、本実施例において、目標サンプリング信号ＮｏＣＫ２内の立ち上がりエッジは、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの周期内の信号の立ち上がりエッジ又は立ち下がりエッジに応答して生成されるものではなく、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの隣接する２つの周期の間に生成されるものである。したがって、周期内の信号の一部のパルスがフィルタリングで除去されても、又は他の歪み現象が生じても、目標サンプリング信号ＮｏＣＫ２に影響を及ぼさない。サンプリング待ち信号は高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジに応答して生成され、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの初期サンプリングを実現し、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの周期に一致するサンプリング待ち信号ＣＫ１ｍ２を生成する。

続けて図３を参照すると、サンプリングモジュール２００は、信号生成モジュール１００に接続され、目標サンプリング信号ＮｏＣＫ２のエッジでサンプリング待ち信号ＣＫ１ｍ２を検出して、検出結果信号を生成するように構成される。上記回路構造に基づき、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌ内の各周期は目標サンプリング信号ＮｏＣＫ２内の１つのパルス信号を対応して生成し、そして該パルス信号は高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの隣接する２つの周期の間に生成される。したがって、目標サンプリング信号ＮｏＣＫ２と同様に、検出結果信号も高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの周期内のパルス変化から影響を受けない。

上記検出回路の高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌは２つの周期の間にプリセットレベルを継続して出力し、即ち、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの各周期の後に、低周波クロック信号がプリセット条件を満たす場合しか検出結果を出力しないため、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの単一周期内の一つ目のパルスがフィルタリングで除去されても、検出結果に影響を及ぼさず、信頼性の高い検出回路が実現される。

一実施例において、続けて図３を参照すると、信号生成モジュール１００は第１生成モジュール１１０及び第２生成モジュール１２０を含む。

第１生成モジュール１１０は、データ端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、クロック端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを検出して、サンプリング待ち信号ＣＫ１ｍ２を生成するように構成される。

第２生成モジュール１２０は、データ端部がプリセット信号に接続され、クロック端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第２生成モジュール１２０は、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持される時に、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのエッジでプリセット信号を検出して、目標サンプリング信号ＮｏＣＫ２を生成するように構成される。ここで、プリセット信号はハイレベル信号であってもよく、ローレベル信号であってもよく、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのエッジでプリセット信号を検出すると、目標サンプリング信号ＮｏＣＫ２はプリセット信号と同じレベル状態に切り替わり、それによって、立ち上がりエッジ又は立ち下がりエッジを発生させ、例えば、プリセット信号がハイレベル信号である場合、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのエッジに対応して、目標サンプリング信号ＮｏＣＫ２はローレベル状態からハイレベル状態に切り替わり、立ち上がりエッジを発生させ、それによってサンプリング待ち信号ＣＫ１ｍ２をサンプリングすることができる。

一実施例において、続けて図３を参照すると、サンプリングモジュール２００は、データ端部が第１生成モジュール１１０に接続され、クロック端部が第２生成モジュール１２０に接続され、目標サンプリング信号ＮｏＣＫ２のエッジでサンプリング待ち信号ＣＫ１ｍ２を検出して、検出結果信号を生成するように構成される。

一実施例において、第２生成モジュール１２０は第１サンプリングユニット１２１、第２サンプリングユニット１２２及び論理ゲートユニット１２３を含む。

第１サンプリングユニット１２１のデータ端部がプリセット信号に接続され、第１サンプリングユニット１２１のクロック端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第１サンプリングユニット１２１の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第１サンプリングユニット１２１は、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが第１プリセット条件のレベル信号として出力されるときに、プリセット信号と同じレベル状態の第１サンプリング信号Ｚ２ｅを生成するように構成される。

第２サンプリングユニット１２２のデータ端部がプリセット信号に接続され、第２サンプリングユニット１２２のクロック端部が低周波クロック信号に接続され、第２サンプリングユニット１２２の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第２サンプリングユニット１２２は、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが第２プリセット条件のレベル信号として出力されるときに、プリセット信号と同じレベル状態の第２サンプリング信号Ｚ２ｏを生成するように構成される。

ここで、続けて図４を参照すると、第１周期において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの一つ目のパルスがフィルタリングで除去されず、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持される（図４の実施例においては、ローレベルに保持される）場合、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌは１つの立ち上がりエッジと１つの立ち下がりエッジを連続して出力し、第２周期において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの一つ目のパルスがフィルタリングで除去され、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持される時に、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌは１つの立ち上がりエッジ及び１つの立ち下がりエッジを連続して出力する。したがって、第１サンプリングユニット１２１及び第２サンプリングユニット１２２を設置することによって、２つのサンプリングユニットがそれぞれ低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌから出力される異なるプリセット条件のレベル信号に基づいてサンプリングし、それによって、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの一つ目のパルスがフィルタリングで除去されるかどうかにかかわらず、正確なサンプリング信号が生成することができることを確保してもよい。

続けて図３を参照すると、論理ゲートユニット１２３は、２つの入力端部がそれぞれ第１サンプリングユニット１２１及び第２サンプリングユニット１２２に接続され、第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏに基づいて目標サンプリング信号ＮｏＣＫ２を生成するように構成される。論理ゲートユニット１２３は第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏに対して論理処理を行うことで、２つのサンプリング信号から必要なサンプリング信号、即ち目標サンプリング信号ＮｏＣＫ２を選択し、それによって正確な位相検出結果を出力する。ここで、論理ゲートユニット１２３は、ＡＮＤゲート、ＯＲゲート、ＡＮＤ－ＯＲゲート、ＮＡＮＤゲート等の上記機能を実現可能な論理ゲートのうちの一種であってもよい。

さらに、プリセット信号がハイレベル信号である場合、プリセット条件を満たす低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに応答して、第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏはいずれもローレベル状態からハイレベル状態に切り替わり、プリセット信号がローレベル信号である場合、プリセット条件を満たす低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに応答して、第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏはいずれもハイレベル状態からローレベル状態に切り替わり、且つ異なるレベル状態は異なる論理ゲートユニット１２３に対応する必要があり、それによって目標サンプリング信号ＮｏＣＫ２を生成する。したがって、論理ゲートユニット１２３の論理機能と第２生成モジュール１２０の入力するプリセット信号との間に対応関係が存在する。

一実施例において、第１プリセット条件は、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが１つの立ち下がりエッジ信号と１つの立ち上がりエッジ信号を順に連続して出力することであり、第２プリセット条件は、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが１つの立ち上がりエッジ信号と１つの立ち下がりエッジ信号を順に連続して出力することである。第１サンプリングユニット１２１は第１プリセット条件に応答して第１サンプリング信号Ｚ２ｅを生成し、第２サンプリングユニット１２２は第２プリセット条件に応答して第２サンプリング信号Ｚ２ｏを生成する。本実施例において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの一つ目のパルスがフィルタリングで除去されるかどうかにかかわらず、論理ゲートユニット１２３によって第２サンプリング信号Ｚ２ｏを目標サンプリング信号ＮｏＣＫ２とし、これにより、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの一つ目のパルスがフィルタリングで除去されるかどうかにかかわらず、正確なサンプリング信号が生成できることを確保する。

一実施例において、プリセット信号はハイレベル信号であり、論理ゲートユニット１２３はＯＲゲート回路であり、第１サンプリングユニット１２１の制御端部及び第２サンプリングユニット１２２の制御端部はいずれもリセット端部である。即ち、第１サンプリングユニット１２１の制御端部及び第２サンプリングユニット１２２の制御端部がイネーブル信号を入力するときに、即ち該制御端部が非プリセットレベル信号を入力するときに（例えば、一実施例において、プリセットレベルがローレベルであり、該制御端部がハイレベル信号を入力するときに）、第１サンプリングユニット１２１及び第２サンプリングユニット１２２はいずれも０を第１サンプリングユニット１２１及び第２サンプリングユニット１２２の初期出力状態として出力し、これにより、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが第１プリセット条件又は第２プリセット条件を満たすレベル信号を出力するときに、それに対応して、第１サンプリング信号Ｚ２ｅ又は第２サンプリング信号Ｚ２ｏをプリセット信号のハイレベル状態である「１」状態に切り替える。

一実施例において、プリセット信号はローレベル信号であり、論理ゲートユニット１２３はＮＡＮＤゲート回路であり、第１サンプリングユニット１２１の制御端部と第２サンプリングユニット１２２の制御端部はいずれもセット端部である。即ち、第１サンプリングユニット１２１の制御端部及び第２サンプリングユニット１２２の制御端部がイネーブル信号を入力するときに、即ち該制御端部が非プリセットレベル信号を入力するときに（例えば、一実施例において、プリセットレベルがローレベルであり、該制御端部がハイレベル信号を入力するときに）、第１サンプリングユニット１２１と第２サンプリングユニット１２２はいずれも１を第１サンプリングユニット１２１と第２サンプリングユニット１２２の初期出力状態として出力し、これにより、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌが第１プリセット条件又は第２プリセット条件を満たすレベル信号を出力するときに、対応的に第１サンプリング信号Ｚ２ｅ又は第２サンプリング信号Ｚ２ｏをプリセット信号のローレベル状態である「０」状態に切り替える。

図６は一実施例の検出回路の構造図であり、図４及び図６を参照すると、本実施例において、第１サンプリングユニット１２１は第１フリップフロップ１２１１及び第２フリップフロップ１２１２を含む。

第１フリップフロップ１２１１のデータ端部がプリセット信号に接続され、第１フリップフロップ１２１１のクロック端部がインバータを介して低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第１フリップフロップ１２１１の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第１フリップフロップ１２１１は、第１プリセット条件における立ち下がりエッジ信号が検出された場合、第１条件信号Ｚ１ｅを生成するように構成される。

図６に示す実施例において、全てのフリップフロップはいずれもＤフリップフロップであり、全てのフリップフロップの制御端部はリセット端部であり、リセット端部はハイレベルでイネーブルされ、プリセット信号はハイレベル信号である。高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがハイレベルであるときに、第１フリップフロップ１２１１は０を出力し、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがローレベルである場合、第１フリップフロップ１２１１クロック端部から入力された信号に応答して、即ち低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの反転信号の立ち上がりエッジに応答して、プリセット信号Ｖｃｃをサンプリングし、又は低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち下がりエッジに応答してプリセット信号Ｖｃｃをサンプリングする。

本実施例において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期内にあるときに、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち下がりエッジはいずれも高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのハイレベルの時間帯にあり、即ち、第１フリップフロップ１２１１は入力端部から入力されたプリセット信号Ｖｃｃに対してサンプリングを行わない。したがって、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期内に、第１フリップフロップ１２１１の出力端部は常にローレベルを出力し、且つ高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期外のみで、即ち隣接する２つの周期の間のみで、第１フリップフロップ１２１１はプリセット信号Ｖｃｃをサンプリングして第１条件信号Ｚ１ｅで立ち上がりエッジを発生させる。説明すべきこととして、上記説明内容は図４に示す時系列図を例示的に解釈するためのものに過ぎず、本願の保護範囲を具体的に限定するためのものではなく、即ち、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの隣接する立ち上がりエッジ間の間隔時間、及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの隣接する立ち上がりエッジ間の間隔時間も、図４の実施例に示される２倍であると限定しない。他の実施例において、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌ及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌはいずれもテスト要求に応じて調整してもよく、上記低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち下がりエッジがいずれも高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのハイレベル時間帯にある場合に限定されず、且つ、調整後の他の低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌ及び高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌについて、本願の実施例の検出回路に基づき、正確な検出信号を出力することができる。

第２フリップフロップ１２１２は、第１フリップフロップ１２１１に接続され、第２フリップフロップ１２１２のクロック端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第２フリップフロップ１２１２の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第２フリップフロップ１２１２の入力端部が第１フリップフロップ１２１１の出力端部に接続され、第２フリップフロップ１２１２は、第１条件信号Ｚ１ｅを遅延させて第１サンプリング信号Ｚ２ｅを生成するように構成される。第２フリップフロップ１２１２は第１フリップフロップ１２１１と同様に、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期外、即ち隣接する２つの周期の間で、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち上がりエッジに応答して第１条件信号Ｚ１ｅをサンプリングして第１サンプリング信号Ｚ２ｅを生成する。即ち第１フリップフロップ１２１１は第１プリセット条件における立ち下がりエッジの識別を実現し、第２フリップフロップ１２１２は第１プリセット条件における立ち上がりエッジの識別を実現し、それによって、第１サンプリング信号Ｚ２ｅを生成する。

続けて図６を参照すると、一実施例において、第２サンプリングユニット１２２は第３フリップフロップ１２２１及び第４フリップフロップ１２２２を含む。

第３フリップフロップ１２２１のデータ端部がプリセット信号Ｖｃｃに接続され、第３フリップフロップ１２２１のクロック端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第３フリップフロップ１２２１の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第３フリップフロップ１２２１は、第２プリセット条件における立ち上がりエッジ信号が検出された場合、第２条件信号Ｚ１ｏを生成するように構成される。

高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがハイレベルであるときに、第３フリップフロップ１２２１は０を出力し、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがローレベルである場合、第３フリップフロップ１２２１のクロック端部から入力された信号、即ち低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち上がりエッジに応答してプリセット信号Ｖｃｃをサンプリングする。高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期内にあるときに、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち上がりエッジの時点はいずれも高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのハイレベル時間帯にあり、即ち、入力端部から入力されたプリセット信号Ｖｃｃをサンプリングしない。したがって、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期内に、第３フリップフロップ１２２１の出力端部は常にローレベルを出力し、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期外のみ、即ち隣接する２つの周期の間のみで、第３フリップフロップ１２２１はプリセット信号Ｖｃｃをサンプリングして第２条件信号Ｚ１ｏに立ち上がりエッジが発生する。

第４フリップフロップ１２２２のデータ端部が第３フリップフロップ１２２１に接続され、第４フリップフロップ１２２２のクロック端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第４フリップフロップ１２２２の制御端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第４フリップフロップ１２２２の入力端部が第３フリップフロップ１２２１の出力端部に接続され、第４フリップフロップ１２２２は、第２条件信号Ｚ１ｏを遅延させて第２サンプリング信号Ｚ２ｏを生成するように構成される。第４フリップフロップ１２２２は第３フリップフロップ１２２１と同様に、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのパルス周期外、即ち隣接する２つの周期の間に、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち下がりエッジに応答して第１条件信号Ｚ１ｅをサンプリングして第２サンプリング信号Ｚ２ｏを生成する。即ち第３フリップフロップ１２２１は第２プリセット条件における立ち下がりエッジの識別を実現し、第４フリップフロップ１２２２は第２プリセット条件における立ち上がりエッジの識別を実現し、共に第２サンプリング信号Ｚ２ｏを生成する。

図５は一実施例の検出回路が低周波クロック信号のハイレベルを検出して生成される時系列図であり、図５を参照すると、ハイレベルを検出するときに、サンプリングのロジックは、図４に示されるローレベルの検出時のロジックと同様である。即ち、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがローレベルに保持されるときに、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに連続して順に発生する立ち下がりエッジ及び立ち上がりエッジに応答して、検出回路は第１サンプリング信号Ｚ２ｅ内の立ち上がりエッジを生成し、且つ低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに連続して順に発生する立ち上がりエッジ及び立ち下がりエッジに応答して、検出回路は第２サンプリング信号Ｚ２ｏ内の立ち上がりエッジを生成する。図４及び図５を参照すると、本実施例の検出回路はハイレベルサンプリング及びローレベルサンプリングの２つの異なるサンプリング形態に適用されることができ、高い柔軟性及び適合性を有することが分かる。

さらに、本実施例の論理ゲート回路がＯＲゲートであり、即ち、第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏのうちの少なくとも一つがハイレベルである場合、目標サンプリング信号ＮｏＣＫ２はハイレベルであり、これにより、正確な目標サンプリング信号ＮｏＣＫ２を取得する。

図７は別の実施例の検出回路の構造図であり、図７を参照すると、本実施例中において、全てのフリップフロップの制御端部はいずれもセット端部であり、且つリセット端部はハイレベルでイネーブルし、プリセット信号はローレベル信号である。高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがハイレベルであるときに、各フリップフロップはいずれも１を出力し、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがローレベルであるときに、各フリップフロップはクロック端部から入力された信号に応答して、入力端部から入力されたプリセット信号Ｖｓｓをサンプリングする。したがって、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがローレベルである場合、第１フリップフロップ１２１１は、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち下がりエッジに応答してプリセット信号Ｖｓｓをサンプリングし、それによって、第１条件信号Ｚ１ｅで立ち下がりエッジが発生し、且つ第２フリップフロップ１２１２によって第１条件信号Ｚ１ｅを遅延させることによって、第１サンプリング信号Ｚ２ｅを生成する。対応的に、第３フリップフロップ１２２１は低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの立ち上がりエッジに応答してプリセット信号Ｖｓｓをサンプリングし、第２条件信号Ｚ１ｏに立ち下がりエッジが発生し、且つ第２フリップフロップ１２１２によって第２条件信号Ｚ１ｏを遅延させて、第２サンプリング信号Ｚ２ｏを生成する。

さらに、本実施例の論理ゲートユニット１２３はＮＡＮＤゲートであり、即ち、第１サンプリング信号Ｚ２ｅ及び第２サンプリング信号Ｚ２ｏのうちの少なくとも一つがローレベルである場合、目標サンプリング信号ＮｏＣＫ２はハイレベルであり、これにより、正確な目標サンプリング信号ＮｏＣＫ２を取得する。

図８はさらに別の実施例の検出回路の構造図であり、本実施例の検出回路は、各周期に奇数個のパルス信号が含まれる高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに適用される。図８を参照すると、第１生成モジュール１１０は第５フリップフロップ１１１を含み、第５フリップフロップ１１１のデータ端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第５フリップフロップ１１１のクロック端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第５フリップフロップ１１１の出力端部がサンプリングモジュール２００のデータ端部に接続され、第５フリップフロップ１１１は、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを検出して、初期のサンプリング待ち信号ＣＫ１ｍ１を生成し、且つ該初期のサンプリング待ち信号ＣＫ１ｍ１をサンプリング待ち信号ＣＫ１ｍ２とするように構成される。

続けて図６及び図７を参照すると、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの各周期に偶数個のパルス信号が含まれる場合、第１生成モジュール１１０は第６フリップフロップ１１２及び第７フリップフロップ１１３を含む。

第６フリップフロップ１１２について、第６フリップフロップ１１２のデータ端部が低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌに接続され、第６フリップフロップ１１２のクロック端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第６フリップフロップ１１２は、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを検出して、初期のサンプリング待ち信号ＣＫ１ｍ１を生成するように構成される。

第７フリップフロップ１１３について、第７フリップフロップ１１３のデータ端部が第６フリップフロップ１１２に接続され、第７フリップフロップ１１３のクロック端部が高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌに接続され、第７フリップフロップ１１３の出力端部がサンプリングモジュール２００のデータ端部に接続され、第７フリップフロップ１１３は、初期のサンプリング待ち信号ＣＫ１ｍ１を遅延させて、サンプリング待ち信号ＣＫ１ｍ２を生成するように構成される。

本実施例において、第７フリップフロップ１１３を設置して初期のサンプリング待ち信号ＣＫ１ｍ１を遅延させ、初期のサンプリング待ち信号ＣＫ１ｍ１のレベル状態を反転させ、サンプリング待ち信号ＣＫ１ｍ２を生成し、これにより、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌの目標レベル状態をサンプリングする。

異なる周波数の２つのクロック信号間の位相情報を検出するための検出方法であって、２つのクロック信号は低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌと高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌを含み、前記検出方法は、
高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌのエッジで低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌを検出して、サンプリング待ち信号ＣＫ１ｍ２を生成し、そして高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持され且つ低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌがプリセット条件を満たす場合、目標サンプリング信号ＮｏＣＫ２を生成するステップと、
目標サンプリング信号ＮｏＣＫ２のエッジでサンプリング待ち信号ＣＫ１ｍ２を検出して、検出結果信号を生成するステップと、を含む。

一実施例において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持され且つ低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌがプリセット条件を満たす場合、目標サンプリング信号ＮｏＣＫ２を生成するステップは、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌがプリセットレベルに保持される時に、低周波クロック信号ＣＫ１＿ｉｎｔｅｒｎａｌのプリセット条件を満たすエッジでプリセット信号を検出して、目標サンプリング信号ＮｏＣＫ２を生成するステップを含む。

本実施例において、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの各周期の後に、低周波クロック信号がプリセット条件を満たす場合に限って検出結果を出力するため、高周波クロック信号ＣＫ２＿ｉｎｔｅｒｎａｌの単一周期内の一つ目のパルスがフィルタリングで除去されても、検出結果に影響を及ぼさず、信頼性の高い検出方法が実現される。

上記実施例における検出方法は上記実施例における検出回路に対応し、具体的な説明内容は検出回路の対応する実施例を参照してもよく、ここで説明を省略する。

前述した実施例の各技術的特徴は任意に組み合わせてもよく、説明を簡潔化するために、上記実施例における各技術的特徴の全ての可能な組み合わせについて説明していないが、これらの技術的特徴の組み合わせは矛盾しない限り、本明細書に記載される範囲内であると考えられるべきである。

前述した実施例は本願の実施例のいくつかの実施形態を表すものに過ぎず、その説明は具体的且つ詳細であるが、発明の特許範囲を限定するものとして理解されるべきではない。指摘しておきたいのは、当業者であれば、本願の実施例の構想を逸脱することなく、様々な変形及び改善を行ってもよく、それらはいずれも本願の実施例の保護範囲に属する点である。したがって、本願の実施例の特許保護範囲は添付された特許請求の範囲に準ずるものとする。

１００：信号生成モジュール
１１０：第１生成モジュール
１１１：第５フリップフロップ
１１２：第６フリップフロップ
１１３：第７フリップフロップ
１２０：第２生成モジュール
１２１：第１サンプリングユニット
１２１１：第１フリップフロップ
１２１２：第２フリップフロップ
１２２：第２サンプリングユニット
１２２１：第３フリップフロップ
１２２２：第４フリップフロップ
１２３：論理ゲートユニット
２００：サンプリングモジュール

Claims

検出回路であって、前記検出回路は、異なる周波数の２つのクロック信号間の位相情報を検出するように構成され、２つの前記クロック信号は低周波クロック信号と高周波クロック信号を含み、前記検出回路は、信号生成モジュールとサンプリングモジュールとを含み、
前記信号生成モジュールは、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するように構成され、
前記サンプリングモジュールは、前記信号生成モジュールに接続され、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成される、検出回路。
前記信号生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続される第１生成モジュールであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成するように構成される第１生成モジュールと、
データ端部がプリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第２生成モジュールであって、前記高周波クロック信号がプリセットレベルに保持されるときに、前記低周波クロック信号のエッジで前記プリセット信号を検出して、目標サンプリング信号を生成するように構成される第２生成モジュールと、を含む
請求項１に記載の検出回路。
前記サンプリングモジュールは、データ端部が前記第１生成モジュールに接続され、クロック端部が前記第２生成モジュールに接続され、前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するように構成される
請求項２に記載の検出回路。
前記第２生成モジュールは、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第１サンプリングユニットであって、前記低周波クロック信号が第１プリセット条件のレベル信号として出力されるときに、前記プリセット信号と同じレベル状態の第１サンプリング信号を生成するように構成される第１サンプリングユニットと、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第２サンプリングユニットであって、前記低周波クロック信号が第２プリセット条件のレベル信号として出力されるときに、前記プリセット信号と同じレベル状態の第２サンプリング信号を生成するように構成される第２サンプリングユニットと、
２つの入力端部がそれぞれ前記第１サンプリングユニット及び前記第２サンプリングユニットに接続される論理ゲートユニットであって、前記第１サンプリング信号及び前記第２サンプリング信号に基づいて前記目標サンプリング信号を生成するように構成される論理ゲートユニットと、を含む
請求項３に記載の検出回路。
前記プリセット信号はハイレベル信号であり、前記論理ゲートユニットはＯＲゲート回路であり、前記第１サンプリングユニットの制御端部及び前記第２サンプリングユニットの制御端部はいずれもリセット端部である
請求項４に記載の検出回路。
前記プリセット信号はローレベル信号であり、前記論理ゲートユニットはＮＡＮＤゲート回路であり、前記第１サンプリングユニットの制御端部及び前記第２サンプリングユニットの制御端部はいずれもセット端部である
請求項４に記載の検出回路。
前記第１プリセット条件は、前記低周波クロック信号が１つの立ち下がりエッジ信号及び１つの立ち上がりエッジ信号を順に連続して出力することであり、前記第２プリセット条件は、前記低周波クロック信号が１つの立ち上がりエッジ信号及び１つの立ち下がりエッジ信号を順に連続して出力することである
請求項４に記載の検出回路。
前記第１サンプリングユニットは、
データ端部が前記プリセット信号に接続され、クロック端部がインバータを介して前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第１フリップフロップであって、前記第１プリセット条件における立ち下がりエッジ信号が検出された場合、第１条件信号を生成するように構成される第１フリップフロップと、
前記第１フリップフロップに接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第２フリップフロップであって、前記第１条件信号を遅延させて前記第１サンプリング信号を生成するように構成される第２フリップフロップと、を含む
請求項７に記載の検出回路。
前記第２サンプリングユニットは、
データ端部が前記プリセット信号に接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第３フリップフロップであって、前記第２プリセット条件における前記立ち上がりエッジ信号が検出された場合、第２条件信号を生成するように構成される第３フリップフロップと、
データ端部が前記第３フリップフロップに接続され、クロック端部が前記低周波クロック信号に接続され、制御端部が前記高周波クロック信号に接続される第４フリップフロップであって、前記第２条件信号を遅延させて前記第２サンプリング信号を生成するように構成される第４フリップフロップと、を含む
請求項７に記載の検出回路。
前記高周波クロック信号の各周期には奇数個のパルス信号が含まれ、前記第１生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続され、出力端部が前記サンプリングモジュールのデータ端部に接続される第５フリップフロップであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、前記サンプリング待ち信号を生成するように構成される第５フリップフロップを含む
請求項２に記載の検出回路。
前記高周波クロック信号の各周期には偶数個のパルス信号が含まれ、前記第１生成モジュールは、
データ端部が前記低周波クロック信号に接続され、クロック端部が前記高周波クロック信号に接続される第６フリップフロップであって、前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、初期のサンプリング待ち信号を生成するように構成される第６フリップフロップと、
データ端部が前記第６フリップフロップに接続され、クロック端部が前記高周波クロック信号に接続され、出力端部が前記サンプリングモジュールのデータ端部に接続される第７フリップフロップであって、前記初期のサンプリング待ち信号を遅延させて、前記サンプリング待ち信号を生成するように構成される第７フリップフロップと、を含む
請求項２に記載の検出回路。
異なる周波数の２つのクロック信号間の位相情報を検出するための検出方法であって、２つの前記クロック信号は低周波クロック信号と高周波クロック信号を含み、前記検出方法は、
前記高周波クロック信号のエッジで前記低周波クロック信号を検出して、サンプリング待ち信号を生成し、前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップと、
前記目標サンプリング信号のエッジで前記サンプリング待ち信号を検出して、検出結果信号を生成するステップと、を含む、検出方法。
前記高周波クロック信号がプリセットレベルに保持され且つ前記低周波クロック信号がプリセット条件を満たす場合、目標サンプリング信号を生成するステップは、
前記高周波クロック信号がプリセットレベルに保持されるときに、前記低周波クロック信号の前記プリセット条件を満たすエッジでプリセット信号を検出して、目標サンプリング信号を生成するステップを含む
請求項１２に記載の検出方法。