KR20220106819A - 검출 회로 및 검출 방법 - Google Patents

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KR20220106819A KR1020227022286A KR20227022286A KR20220106819A KR 20220106819 A KR20220106819 A KR 20220106819A KR 1020227022286 A KR1020227022286 A KR 1020227022286A KR 20227022286 A KR20227022286 A KR 20227022286A KR 20220106819 A KR20220106819 A KR 20220106819A
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캉링 지
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

검출 회로 및 검출 방법으로서, 검출 회로는 2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하고, 2개의 클록 신호는 저주파 클록 신호 및 고주파 클록 신호를 포함하며, 검출 회로는, 고주파 클록 신호의 에지에서 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하고, 고주파 클록 신호가 기설정된 레벨을 유지하며 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 신호 생성 모듈; 및 신호 생성 모듈에 연결되고, 타깃 샘플링 신호의 에지에서 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 샘플링 모듈을 포함한다.

Description

검출 회로 및 검출 방법
관련 출원의 상호 참조
본 발명은 2020년 08월 20일에 제출한, 발명의 명칭이 “검출 회로 및 검출 방법”이고 출원번호가 202010844304.1인 중국 출원을 주장하는바, 그 모든 내용은 참조로서 본 발명에 인용된다.
본 발명은 검출 회로 및 검출 방법에 관한 것이다.
위상 검출은 2개의 클록 신호 사이의 위상 관계를 검출하고 상기 위상 관계에 대응되는 출력 신호를 생성하는 방법이다. 초기에 위상 검출을 위한 2개의 클록 신호의 주파수는 동일하며 기존의 위상 검출 회로는 요구를 충족시킬 수 있다. 과학 기술의 지속적인 발전은 위상 검출, 즉 고주파 클록 신호와 저주파 클록 신호의 위상 검출에 대한 새로운 요구를 제출하였다. 기존의 위상 검출 방법의 기초상에서, 고주파 클록 신호의 주파수를 분할한 다음 위상 검출을 수행하는 방식으로, 상이한 주파수 클록 신호에 대한 위상 검출 기능을 기본적으로 구현할 수 있다.
복수의 실시예에 따르면, 본 발명의 제1 양태는 2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하는 검출 회로를 제공하며, 2개의 상기 클록 신호는 저주파 클록 신호 및 고주파 클록 신호를 포함하고, 상기 검출 회로는,
상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하고, 상기 고주파 클록 신호가 기설정된 레벨을 유지하며 상기 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 신호 생성 모듈; 및
상기 신호 생성 모듈에 연결되고, 상기 타깃 샘플링 신호의 에지에서 상기 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 샘플링 모듈을 포함한다.
복수의 실시예에 따르면, 본 발명의 제2 양태는 2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하는 검출 방법을 제공하며, 2개의 상기 클록 신호는 저주파 클록 신호 및 고주파 클록 신호를 포함하고, 상기 검출 방법은,
상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하고, 상기 고주파 클록 신호가 기설정된 레벨을 유지하며 상기 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 단계; 및
상기 타깃 샘플링 신호의 에지에서 상기 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 단계를 포함한다.
본 발명의 하나 이상의 실시예의 세부 사항은 아래 첨부도면과 설명에 기재되어 있다. 본 발명의 다른 특징 및 장점은 명세서, 첨부도면 및 청구 범위로부터 명백해질 것이다.
본 발명의 실시예 또는 기존의 기술에서의 기술적 해결수단을 보다 명확하게 설명하기 위해, 이하 실시예 또는 기존의 기술의 설명에 사용되어야 하는 첨부도면을 간단히 소개하며, 분명한 것은 아래 설명에서 첨부도면은 본 발명의 일부 실시예일 뿐, 당업자라면 진보성 창출에 힘을 쓰지 않는 전제 하에서 또한 이러한 도면으로부터 다른 도면을 얻을 수 있을 것이다.
도 1은 종래의 기술에서 위상 검출 결과의 시퀀스 다이어그램이다.
도 2는 종래의 기술에서 다른 위상 검출 결과의 시퀀스 다이어그램이다.
도 3은 일 실시예의 검출 회로의 예시적 블록도이다.
도 4는 일 실시예의 검출 회로가 저주파 클록 신호의 로우 레벨을 검출하여 생성된 시퀀스 다이어그램이다.
도 5는 일 실시예의 검출 회로가 저주파 클록 신호의 하이 레벨을 검출하여 생성된 시퀀스 다이어그램이다.
도 6은 일 실시예의 검출 회로의 구조도이다.
도 7은 다른 실시예의 검출 회로의 구조도이다.
도 8은 또 다른 실시예의 검출 회로의 구조도이다.
실제 사용 과정에서, 우선 클록 신호가 입력 버퍼를 통과하여 클록 신호의 성능을 향상시켜야 한다. 그러나, 클록 신호가 입력 버퍼를 통과할 때 지연이 발생할 수 있으며, 심지어 고주파 클록 신호의 첫 번째 펄스는 작업 상태가 불안정적인 요소로 인해 필터링될 수 있으므로, 위상 검출의 결과에 오류가 발생한다. 따라서, 기존의 위상 검출 회로 및 검출 방법의 신뢰성이 부족하다.
본 발명의 실시예를 더 잘 이해하기 위해, 아래에 관련된 도면을 참조하여 본 발명의 실시예를 더 전면적으로 설명한다. 도면에는 본 발명의 실시예의 우선 실시예가 도시되어 있다. 그러나, 본 발명의 실시예는 다양하고 상이한 형태로 구현될 수 있으며 본문에 설명된 실시예에 한정되지 않는다. 반대로, 이러한 실시예를 제공하는 목적은 본 발명의 실시예의 개시된 내용이 보다 더 철저하고 전면적이도록 한다.
달리 정의되지 않는 한, 본문에 사용되는 모든 기술 및 과학 용어는 본 발명의 실시예의 기술분야에 속하는 기술자가 통상적으로 이해하는 의미와 동일하다. 본 발명의 실시예의 명세서에서 사용한 용어는 단지 구체적인 실시예의 목적을 설명하기 위한 것으로 본 발명의 실시예를 한정하려는 의도가 아니다. 본문에 사용되는 용어 “및/또는”은 관련된 하나 이상의 나열 항목 중 임의의 조합 및 모든 조합을 포함한다.
이해할 수 있는 것은, 본 발명에 사용되는 용어 “제1”, “제2”는 본문에서 다양한 요소를 설명하기 위한 것이지만 이러한 요소는 이러한 용어에 의해 한정되지 않는다. 이러한 용어는 단지 첫 번째 요소와 다른 요소를 구별하기 위한 것이다. 예를 들어, 본 발명의 범위를 벗어나지 않는 경우, 제1 플립플롭(1211)을 제2 플립플롭(1212)으로 지칭할 수 있고, 유사하게 제2 플립플롭(1212)을 제1 플립플롭(1211)으로 지칭할 수 있다. 제1 플립플롭(1211) 및 제2 플립플롭(1212)은 모두 플립플롭이지만 동일한 플립플롭은 아니다.
이해할 수 있는 것은, 이하 실시예에서 “연결”은, 만약 연결되는 회로, 모듈, 유닛 등 상호 사이에 전기 신호 또는 데이터 전송이 있으면, “전기적 연결”, “통신 연결”로 이해되어야 한다.
문맥상 다른 명확한 지시가 없는 한, 사용 시 단수 형태의 “일”, “하나” 및 “상기/해당”은 복수의 형태를 포함할 수도 있다. 더 이해해야 할 것은, 용어 “포괄/포함” 또는 “가지다” 등은 언급된 특징, 전체, 단계, 동작, 어셈블리, 부분 또는 이들의 조합의 존재를 지정하지만, 하나 이상의 다른 특징, 전체, 단계, 동작, 어셈블리, 부분 또는 이들의 조합의 존재 또는 추가의 가능성을 배제하지 않는다. 아울러, 본 명세서에 사용되는 용어 “및/또는”은 관련된 나열 항목 중 임의의 모든 조합을 포함한다.
도 1은 종래의 기술에서 위상 검출 결과의 시퀀스 다이어그램이고, 도 1을 참조하면, 검출할 2개의 클록 신호는 각각 CK1 및 CK2이고, 입력 버퍼를 통과한 후의 저주파 클록 신호는 CK1_internal이며 고주파 클록 신호는 CK2_internal이다. 종래의 기술에서, 고주파 클록 신호(CK2_internal)에 대해 주파수 분할 처리를 수행하여 저주파 클록 신호(CK1_internal)의 주파수와 동일한 신호(CK2/2)를 획득하고, 다시 신호(CK2/2)와 저주파 클록 신호(CK1_internal)를 비교하여 검출할 2개의 클록 신호 사이의 위상 정보를 획득해야 한다. 설명해야 할 것은, 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal) 중의 고주파 및 저주파는, 2개의 클록 신호의 주파수의 상대성을 나타내며, 즉 2개의 클록 신호 중 주파수가 비교적 낮은 신호를 저주파 클록 신호(CK1_internal)로 사용하고, 주파수가 비교적 높은 신호를 고주파 클록 신호(CK2_internal)로 사용하며, 결정된 주파수 범위 내의 신호를 저주파 클록 신호 또는 고주파 클록 신호로 특별히 지적하지 않는다.
도 1에 도시된 바와 같이, 제1 주기에서 신호(CK2/2)의 상승 에지에서 저주파 클록 신호(CK1_internal)의 로우 레벨 상태를 샘플링하며, 즉 로우 레벨을 검출하여 검출 결과를 생성한다. 제2 주기에서 고주파 클록 신호(CK2_internal) 중의 첫 번째 펄스가 필터링되고 신호(CK2) 서클 중의 펄스가 손실되어 주파수 분할 후의 신호(CK2/2)의 시퀀스가 변경되며, 신호(CK2/2)의 상승 에지에서 저주파 클록 신호(CK1_internal)의 하이 레벨 상태를 샘플링하고, 즉 하이 레벨을 검출하여 검출 결과를 생성하며, 검출 결과에는 오류가 발생하였다. 여기서 제1 주기 및 제2 주기는 고주파 클록 신호(CK2_internal)의 제1 주기 및 제2 주기이고, 도 1을 참조하면, 각 주기에 동일한 시간 간격(t1)으로 설정된 복수의 상승 에지 신호가 포함되고, 각각의 상승 에지 신호는 저주파 클록 신호(CK1_internal)에 대해 한 번 샘플링하기 위한 것이며, 나아가 고주파 클록 신호(CK2_internal)의 인접한 2개의 주기 사이에는 기설정된 시간 길이(t2)의 기설정된 레벨이 유지되고, 상기 지속 시간(t2)은 상기 시간 간격(t1)보다 길며, 예를 들어 지속 시간(t2)을 2개의 시간 간격(t1)의 시간 길이와 같게 하여 상이한 주기를 구분할 수 있도록 한다.
도 2는 종래의 기술에서 다른 위상 검출 결과의 시퀀스 다이어그램이고, 도 2에 도시된 바와 같이, 제1 주기에서 신호(CK2/2)의 상승 에지에서 저주파 클록 신호(CK1_internal)의 하이 레벨 상태를 샘플링하며, 즉 하이 레벨을 검출하여 검출 결과를 생성한다. 제2 주기에서 고주파 클록 신호(CK2_internal) 중의 첫 번째 펄스가 필터링되고, 신호(CK2) 서클 중의 펄스가 손실되어 주파수 분할 후의 신호(CK2/2)의 시퀀스가 변경되며, 신호(CK2/2)의 상승 에지에서 저주파 클록 신호(CK1_internal)의 로우 레벨 상태를 샘플링하고, 즉 로우 레벨을 검출하여 검출 결과를 생성하며, 검출 결과에는 오류가 발생하였다.
따라서, 도 1 내지 도 2를 참조하면, 종래의 기술에서 검출 회로는 고주파 클록 신호(CK2_internal) 중의 첫 번째 펄스가 필터링되면서 검출 결과에 오류가 발생하는 문제가 초래된다.
도 3은 일 실시예의 검출 회로의 예시적 블록도이고, 본 실시예에서, 검출 회로는 2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하며, 2개의 클록 신호는 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal)를 포함하고, 상기 2개의 신호는 검출할 클록 신호 CK1 및 CK2가 각각 입력 버퍼를 통과한 후 출력된 신호를 의미한다. 설명해야 할 것은, 다른 실시예에서 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal)의 정의는 모두 본 실시예와 동일하므로 더 이상 반복 서술하지 않는다.
도 3을 참조하면, 검출 회로는 신호 생성 모듈(100) 및 샘플링 모듈(200)을 포함한다.
신호 생성 모듈(100)은 고주파 클록 신호(CK2_internal)의 에지에서 저주파 클록 신호(CK1_internal)를 검출하여 샘플링할 신호(CK1m2)를 생성하고, 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지하며 저주파 클록 신호(CK1_internal)가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호(NoCK2)를 생성한다.
여기서, 종래의 기술에서 저주파 클록 신호(CK1_internal)와 고주파 클록 신호(CK2_internal)는 동일하고, 본 실시예의 저주파 클록 신호(CK1_internal)는 연속적인 클록 신호이며 고주파 클록 신호(CK2_internal)는 간헐적으로 나타나는 클록 신호이고, 고주파 클록 신호가 나타나는 각 주기에서, 복수의 고주파 클록 신호 펄스를 포함하는 인접한 2개의 주기 사이에 간격 기간이 존재하며, 상기 간격 기간 동안 고주파 클록 신호(CK2_internal)는 기설정된 레벨을 유지한다. 따라서, 고주파 클록 신호(CK2_internal)가 기설정된 시간 길이보다 크거나 같게 기설정된 레벨을 유지할 경우, 현재에 인접한 2개의 주기 사이의 간격 기간에 있음을 설명한다. 유의해야 할 것은, 다른 실시예에서 저주파 클록 신호(CK1_internal)도 간헐적으로 나타나는 클록 신호일 수 있고 본 발명은 이에 대해 한정하지 않는다.
도 4는 일 실시예의 검출 회로가 저주파 클록 신호의 로우 레벨을 검출하여 생성된 시퀀스 다이어그램이고, 도 4를 참조하면 본 실시예에서 타깃 샘플링 신호(NoCK2) 중의 상승 에지는 고주파 클록 신호(CK2_internal)의 주기 내 신호의 상승 에지 또는 하강 에지에 응답하여 생성되지 않고, 고주파 클록 신호(CK2_internal)의 인접한 2개의 주기 사이에서 생성된다. 따라서, 주기 내 신호의 일부 펄스가 필터링되거나 다른 왜곡 현상이 발생하더라도 타깃 샘플링 신호(NoCK2)에 영향을 미치지 않는다. 샘플링할 신호는 고주파 클록 신호(CK2_internal)의 에지에 응답하여 생성되며, 저주파 클록 신호(CK1_internal)에 대한 초기 샘플링을 구현하여 고주파 클록 신호(CK2_internal)의 주기와 매칭되는 샘플링할 신호(CK1m2)를 생성한다.
도 3을 참조하면, 샘플링 모듈(200)은 신호 생성 모듈(100)에 연결되며, 타깃 샘플링 신호(NoCK2)의 에지에서 샘플링할 신호(CK1m2)를 검출하여 검출 결과 신호를 생성한다. 상기 회로 구조를 기반으로, 고주파 클록 신호(CK2_internal) 중의 각 주기에 대응되게 타깃 샘플링 신호(NoCK2) 중 하나의 펄스 신호가 생성되며, 상기 펄스 신호는 고주파 클록 신호(CK2_internal)의 인접한 2개의 주기 사이에서 생성된다. 따라서, 타깃 샘플링 신호(NoCK2)와 동일하고, 검출 결과 신호도 고주파 클록 신호(CK2_internal)의 주기 내 펄스 변화의 영향을 받지 않는다.
상기 검출 회로의 고주파 클록 신호(CK2_internal)는 2개의 주기 사이에서 기설정된 레벨을 지속적으로 출력하고, 즉 고주파 클록 신호(CK2_internal)의 각 주기 이후에 저주파 클록 신호가 기설정된 조건을 만족하는 경우에만 검출 결과가 출력되므로 고주파 클록 신호(CK2_internal)의 단일 주기의 첫 번째 펄스가 필터링되어도 검출 결과에 영향을 미치지 않으므로 신뢰성이 높은 검출 회로를 구현한다.
그 중 일 실시예에서, 계속하여 도 3을 참조하면, 신호 생성 모듈(100)은 제1 생성 모듈(110) 및 제2 생성 모듈(120)을 포함한다.
제1 생성 모듈(110)의 데이터 단자는 저주파 클록 신호(CK1_internal)에 연결되고, 제1 생성 모듈(110)의 클록 단자는 고주파 클록 신호(CK2_internal)에 연결되며, 제1 생성 모듈(110)은 고주파 클록 신호(CK2_internal)의 에지에서 저주파 클록 신호(CK1_internal)를 검출하여 샘플링할 신호(CK1m2)를 생성한다.
제2 생성 모듈(120)의 데이터 단자는 기설정된 신호에 연결되고, 제2 생성 모듈(120)의 클록 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제2 생성 모듈(120)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제2 생성 모듈(120)은 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지할 경우 저주파 클록 신호(CK1_internal)의 에지에서 기설정된 신호를 검출하여 타깃 샘플링 신호(NoCK2)를 생성한다. 여기서, 기설정된 신호는 하이 레벨 신호일 수 있고 로우 레벨 신호일 수도 있으며, 저주파 클록 신호(CK1_internal)의 에지에서 기설정된 신호를 검출한 후, 타깃 샘플링 신호(NoCK2)를 기설정된 신호와 동일한 레벨 상태로 전환시켜 상승 에지 또는 하강 에지를 생성하는바, 예를 들어 기설정된 신호가 하이 레벨 신호이면 저주파 클록 신호(CK1_internal)의 에지에 응답하여 타깃 샘플링 신호(NoCK2)는 로우 레벨 상태로부터 하이 레벨 상태로 전환되어 상승 에지를 생성함으로써 샘플링할 신호(CK1m2)를 샘플링한다.
그 중 일 실시예에서, 계속하여 도 3을 참조하면, 샘플링 모듈(200)의 데이터 단자는 제1 생성 모듈(110)에 연결되고, 샘플링 모듈(200)의 클록 단자는 제2 생성 모듈(120)에 연결되며, 샘플링 모듈(200)은 타깃 샘플링 신호(NoCK2)의 에지에서 샘플링할 신호(CK1m2)를 검출하여 검출 결과 신호를 생성한다.
그 중 일 실시예에서, 제2 생성 모듈(120)은 제1 샘플링 유닛(121), 제2 샘플링 유닛(122) 및 논리 게이트 유닛(123)을 포함한다.
제1 샘플링 유닛(121)의 데이터 단자는 기설정된 신호에 연결되고, 제1 샘플링 유닛(121)의 클록 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제1 샘플링 유닛(121)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제1 샘플링 유닛(121)은 저주파 클록 신호(CK1_internal)가 제1 기설정된 조건의 레벨 신호를 출력할 경우 기설정된 신호의 레벨 상태와 동일한 제1 샘플링 신호(Z2e)를 생성한다.
제2 샘플링 유닛(122)의 데이터 단자는 기설정된 신호에 연결되고, 제2 샘플링 유닛(122)의 클록 단자는 저주파 클록 신호에 연결되며, 제2 샘플링 유닛(122)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제2 샘플링 유닛(122)은 저주파 클록 신호(CK1_internal)가 제2 기설정된 조건의 레벨 신호를 출력할 경우 기설정된 신호의 레벨 상태와 동일한 제2 샘플링 신호(Z2o)를 생성한다.
여기서, 계속하여 도 4를 참조하면 제1 주기에서, 고주파 클록 신호(CK2_internal)의 첫 번째 펄스가 필터링되지 않고 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지(도 4의 실시예에서 로우 레벨을 유지함)할 경우, 저주파 클록 신호(CK1_internal)는 먼저 상승 에지 및 하강 에지를 연속 출력하고; 제2 주기에서, 고주파 클록 신호(CK2_internal)의 첫 번째 펄스가 필터링되고 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지할 경우, 저주파 클록 신호(CK1_internal)는 먼저 상승 에지 및 하강 에지를 연속 출력한다. 따라서 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)을 설치하고, 2개의 샘플링 유닛이 각각 저주파 클록 신호(CK1_internal)를 기반으로 상이한 기설정된 조건의 레벨 신호를 출력할 경우에만 샘플링하도록 함으로써, 고주파 클록 신호(CK2_internal)의 첫 번째 펄스가 필터링되는지 여부에 관계없이 정확한 샘플링 신호를 생성할 수 있도록 보장할 수 있다.
계속하여 도 3을 참조하면, 논리 게이트 유닛(123)의 2개의 입력단은 각각 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)에 연결되고, 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o)에 따라 타깃 샘플링 신호(NoCK2)를 생성한다. 논리 게이트 유닛(123)은 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o)에 대해 논리 처리를 수행하여 2개의 샘플링 신호로부터 필요한 샘플링 신호, 즉 타깃 샘플링 신호(NoCK2)를 선택함으로써, 정확한 위상 검출 결과를 출력한다. 여기서, 논리 게이트 유닛(123)은 AND 게이트, OR 게이트, AND OR 게이트, NAND 게이트 등 상기 기능을 구현할 수 있는 논리 게이트 중 하나일 수 있다.
또한, 기설정된 신호가 하이 레벨 신호일 경우, 기설정된 조건을 만족하는 저주파 클록 신호(CK1_internal)에 응답하여 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o)는 모두 로우 레벨 상태에서 하이 레벨 상태로 전환되며; 기설정된 신호가 로우 레벨 신호일 경우, 기설정된 조건을 만족하는 저주파 클록 신호(CK1_internal)에 응답하여 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o)는 모두 하이 레벨 상태에서 로우 레벨 상태로 전환되고, 상이한 레벨 상태는 상이한 논리 게이트 유닛(123)에 대응하여 타깃 샘플링 신호(NoCK2)를 생성해야 하므로, 논리 게이트 유닛(123)의 논리 기능과 제2 생성 모듈(120)에 의해 입력된 기설정된 신호 사이에 대응 관계가 존재한다.
그 중 일 실시예에서, 제1 기설정된 조건은 저주파 클록 신호(CK1_internal)가 순차적으로 하강 에지 신호 및 상승 에지 신호를 연속 출력하는 것이고; 제2 기설정된 조건은 저주파 클록 신호(CK1_internal)가 순차적으로 상승 에지 신호 및 하강 에지 신호를 연속 출력하는 것이다. 제1 샘플링 유닛(121)은 제1 기설정된 조건에 응답하여 제1 샘플링 신호(Z2e)를 생성하고, 제2 샘플링 유닛(122)은 제2 기설정된 조건에 응답하여 제2 샘플링 신호(Z2o)를 생성한다. 본 실시예에서, 고주파 클록 신호(CK2_internal)의 첫 번째 펄스가 필터링되는지 여부에 관계없이 논리 게이트 유닛(123)을 통해 모두 제2 샘플링 신호(Z2o)를 타깃 샘플링 신호(NoCK2)로 사용함으로써 고주파 클록 신호(CK2_internal)의 첫 번째 펄스가 필터링되는지 여부에 관계없이 모두 정확한 샘플링 신호를 생성할 수 있도록 보장한다.
그 중 일 실시예에서, 기설정된 신호는 하이 레벨 신호이고, 논리 게이트 유닛(123)은 OR 게이트 회로이며, 제1 샘플링 유닛(121)의 제어단 및 제2 샘플링 유닛(122)의 제어단은 모두 리셋 단자이다. 즉 제1 샘플링 유닛(121)의 제어단 및 제2 샘플링 유닛(122)의 제어단이 이네이블 신호를 입력할 경우, 즉 상기 제어단이 기설정되지 않은 레벨 신호를 입력할 경우(예를 들어, 일 실시예에서 기설정된 레벨이 로우 레벨이고, 상기 제어단이 하이 레벨 신호를 입력하는 경우), 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)은 모두 0을 출력하여 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)의 초기 출력 상태로 사용하며, 이로써 저주파 클록 신호(CK1_internal)가 제1 기설정된 조건 또는 제2 기설정된 조건을 만족하는 레벨 신호를 출력할 경우, 대응하게 제1 샘플링 신호(Z2e) 또는 제2 샘플링 신호(Z2o)를 기설정된 신호의 하이 레벨 상태, 즉 “1” 상태로 전환한다.
그 중 일 실시예에서, 기설정된 신호는 로우 레벨 신호이고, 논리 게이트 유닛(123)은 NAND 게이트 회로이며, 제1 샘플링 유닛(121)의 제어단 및 제2 샘플링 유닛(122)의 제어단은 모두 세트 단자이다. 즉 제1 샘플링 유닛(121)의 제어단 및 제2 샘플링 유닛(122)의 제어단이 이네이블 신호를 입력할 경우, 즉 상기 제어단이 기설정되지 않은 레벨 신호를 입력할 경우(예를 들어, 일 실시예에서 기설정된 레벨이 로우 레벨이고, 상기 제어단이 하이 레벨 신호를 입력하는 경우), 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)은 모두 1을 출력하여 제1 샘플링 유닛(121) 및 제2 샘플링 유닛(122)의 초기 출력 상태로 사용하며, 이로써 저주파 클록 신호(CK1_internal)가 제1 기설정된 조건 또는 제2 기설정된 조건을 만족하는 레벨 신호를 출력할 경우, 대응하게 제1 샘플링 신호(Z2e) 또는 제2 샘플링 신호(Z2o)를 기설정된 신호의 로우 레벨 상태, 즉 “0” 상태로 전환한다.
도 6은 일 실시예의 검출 회로의 구조도이고, 도 4 및 도 6을 참조하면, 본 실시예에서 제1 샘플링 유닛(121)은 제1 플립플롭(1211) 및 제2 플립플롭(1212)을 포함한다.
제1 플립플롭(1211)의 데이터 단자는 기설정된 신호에 연결되고, 제1 플립플롭(1211)의 클록 단자는 인버터를 통해 저주파 클록 신호(CK1_internal)에 연결되며, 제1 플립플롭(1211)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제1 플립플롭(1211)은 제1 기설정된 조건 중의 하강 에지 신호가 검출된 경우, 제1 조건 신호(Z1e)를 생성한다.
도 6에 도시된 실시예에서, 모든 플립플롭은 모두 D 플립플롭이고, 모든 플립플롭의 제어단은 모두 리셋 단자이며, 리셋 단자는 하이 레벨에서 이네이블되고, 기설정된 신호는 하이 레벨 신호이다. 고주파 클록 신호(CK2_internal)가 하이 레벨일 경우, 제1 플립플롭(1211)은 0을 출력하고; 고주파 클록 신호(CK2_internal)가 로우 레벨일 경우, 제1 플립플롭(1211)의 클록 단자에 의해 입력된 신호, 즉 저주파 클록 신호(CK1_internal)의 역상 위상 신호의 상승 에지에 응답하여 기설정된 신호(Vcc)를 샘플링하거나, 저주파 클록 신호(CK1_internal)의 하강 에지에 응답하여 기설정된 신호(Vcc)를 샘플링한다.
이해할 수 있는 것은, 본 실시예에서 고주파 클록 신호(CK2_internal)의 펄스 주기 내에서 저주파 클록 신호(CK1_internal)의 하강 에지는 모두 고주파 클록 신호(CK2_internal)의 하이 레벨 시간대에 있고, 즉 제1 플립플롭(1211)은 입력단에 의해 입력된 기설정된 신호(Vcc)를 샘플링하지 않는다. 따라서, 고주파 클록 신호(CK2_internal)의 펄스 주기 내에서 제1 플립플롭(1211)의 출력단은 항상 로우 레벨을 출력하고, 고주파 클록 신호(CK2_internal)의 펄스 주기 밖에서, 즉 인접한 2개의 주기 사이에서만 제1 플립플롭(1211)은 기설정된 신호(Vcc)를 샘플링하며 제1 조건 신호(Z1e)에서 상승 에지를 생성한다. 설명해야 할 것은, 상기 설명 내용은 도 4에 도시된 시퀀스 다이어그램을 예시적으로 해석하기 위한 것일 뿐, 본 발명의 보호 범위를 구체적으로 한정하는 것이 아니며, 즉 저주파 클록 신호(CK1_internal)의 인접한 상승 에지 사이의 간격과 고주파 클록 신호(CK2_internal)의 인접한 상승 에지 사이의 간격도 도 4의 실시예의 2배로 한정되지 않는다. 다른 실시예에서, 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal)는 모두 테스트 요구에 따라 대응하게 조정할 수 있으며, 상기 저주파 클록 신호(CK1_internal)의 하강 에지가 모두 고주파 클록 신호(CK2_internal)의 하이 레벨 시간대에 있는 상황에 한정되지 않고, 조정된 다른 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal)에 대해, 본 발명의 실시예의 검출 회로를 기반으로 정확한 검출 신호를 출력할 수도 있다.
제2 플립플롭(1212)은 제1 플립플롭(1211)에 연결되고, 제2 플립플롭(1212)의 클록 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제2 플립플롭(1212)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제2 플립플롭(1212)의 입력단은 제1 플립플롭(1211)의 출력단에 연결되며, 제2 플립플롭(1212)은 제1 조건 신호(Z1e)를 지연시켜 제1 샘플링 신호(Z2e)를 생성한다. 제2 플립플롭(1212)은 제1 플립플롭(1211)과 유사하고, 고주파 클록 신호(CK2_internal)의 펄스 주기 밖에서, 즉 인접한 2개의 주기 사이에서, 저주파 클록 신호(CK1_internal)의 상승 에지에 응답하여 제1 조건 신호(Z1e)를 샘플링하여 제1 샘플링 신호(Z2e)를 생성한다. 즉 제1 플립플롭(1211)은 제1 기설정된 조건 중의 하강 에지에 대한 인식을 구현하고, 제2 플립플롭(1212)은 제1 기설정된 조건 중의 상승 에지에 대한 인식을 구현함으로써, 공통으로 제1 샘플링 신호(Z2e)를 생성한다.
계속하여 도 6을 참조하면, 그 중 일 실시예에서, 제2 샘플링 유닛(122)은 제3 플립플롭(1221) 및 제4 플립플롭(1222)을 포함한다.
제3 플립플롭(1221)의 데이터 단자는 기설정된 신호(Vcc)에 연결되고, 제3 플립플롭(1221)의 클록 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제3 플립플롭(1221)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제3 플립플롭(1221)은 제2 기설정된 조건 중의 상승 에지 신호가 검출된 경우, 제2 조건 신호(Z1o)를 생성한다.
고주파 클록 신호(CK2_internal)가 하이 레벨일 경우, 제3 플립플롭(1221)은 0을 출력하고; 고주파 클록 신호(CK2_internal)가 로우 레벨일 경우, 제3 플립플롭(1221)의 클록 단자에 의해 입력된 신호, 즉 저주파 클록 신호(CK1_internal)의 상승 에지에 응답하여 기설정된 신호(Vcc)를 샘플링한다. 이해할 수 있는 것은, 고주파 클록 신호(CK2_internal)의 펄스 주기 내에서, 저주파 클록 신호(CK1_internal)의 상승 에지의 시각은 모두 고주파 클록 신호(CK2_internal)의 하이 레벨 시간대에 있고, 즉 입력단에 의해 입력된 기설정된 신호(Vcc)를 샘플링하지 않는다. 따라서, 고주파 클록 신호(CK2_internal)의 펄스 주기 내에서, 제3 플립플롭(1221)의 출력단은 항상 로우 레벨을 출력하고, 고주파 클록 신호(CK2_internal)의 펄스 주기 밖에서, 즉 인접한 2개의 주기 사이에서만 제3 플립플롭(1221)은 기설정된 신호(Vcc)를 샘플링하며 제2 조건 신호(Z1o)에서 상승 에지를 생성한다.
제4 플립플롭(1222)의 데이터 단자는 제3 플립플롭(1221)에 연결되고, 제4 플립플롭(1222)의 클록 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제4 플립플롭(1222)의 제어단은 고주파 클록 신호(CK2_internal)에 연결되고, 제4 플립플롭(1222)의 입력단은 제3 플립플롭(1221)의 출력단에 연결되며, 제4 플립플롭(1222)은 제2 조건 신호(Z1o)를 지연시켜 제2 샘플링 신호(Z2o)를 생성한다. 제4 플립플롭(1222)은 제3 플립플롭(1221)과 유사하고, 고주파 클록 신호(CK2_internal)의 펄스 주기 밖에서, 즉 인접한 2개의 주기 사이에서, 저주파 클록 신호(CK1_internal)의 하강 에지에 응답하여 제1 조건 신호(Z1e)를 샘플링하여 제2 샘플링 신호(Z2o)를 생성한다. 즉 제3 플립플롭(1221)은 제2 기설정된 조건 중의 하강 에지에 대한 인식을 구현하고, 제4 플립플롭(1222)은 제2 기설정된 조건 중의 상승 에지에 대한 인식을 구현함으로써, 공통으로 제2 샘플링 신호(Z2o)를 생성한다.
도 5는 일 실시예의 검출 회로가 저주파 클록 신호의 하이 레벨을 검출하여 생성된 시퀀스 다이어그램이고, 도 5를 참조하면, 하이 레벨을 검출할 경우 샘플링 논리는 도 4의 로우 레벨에 대해 검출할 때의 논리와 유사하다. 즉 고주파 클록 신호(CK2_internal)가 로우 레벨을 유지할 경우, 저주파 클록 신호(CK1_internal) 중 연속 순차적으로 생성된 하강 에지 및 상승 에지에 응답하여, 검출 회로는 제1 샘플링 신호(Z2e) 중의 상승 에지를 생성하고, 저주파 클록 신호(CK1_internal) 중 연속 순차적으로 생성된 상승 에지 및 하강 에지에 응답하여, 검출 회로는 제2 샘플링 신호(Z2o) 중의 상승 에지를 생성한다. 도 4 및 도 5를 참조하면, 본 실시예의 검출 회로는 하이 레벨 샘플링 및 로우 레벨 샘플링의 2가지 상이한 샘플링 방식에 적용될 수 있으며, 비교적 높은 유연성 및 호환성을 갖는다.
또한, 본 실시예의 논리 게이트 회로는 OR 게이트이고, 즉 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o) 중 적어도 하나가 하이 레벨일 경우, 타깃 샘플링 신호(NoCK2)는 즉 하이 레벨이며, 이로써 정확한 타깃 샘플링 신호(NoCK2)를 획득한다.
도 7은 다른 실시예의 검출 회로의 구조도이고, 도 7을 참조하면 본 실시예에서, 모든 플립플롭의 제어단은 모두 세트 단자이고, 세트 단자는 하이 레벨에서 이네이블되며, 기설정된 신호는 로우 레벨 신호이다. 고주파 클록 신호(CK2_internal)가 하이 레벨일 경우, 각각의 플립플롭은 모두 1을 출력하고; 고주파 클록 신호(CK2_internal)가 로우 레벨일 경우, 각각의 플립플롭은 클록 단자에 의해 입력된 신호에 응답하여 입력단에 의해 입력된 신호의 기설정된 신호(Vss)를 샘플링한다. 따라서, 고주파 클록 신호(CK2_internal)가 로우 레벨일 경우, 제1 플립플롭(1211)은 저주파 클록 신호(CK1_internal)의 하강 에지에 응답하여 기설정된 신호(Vss)를 샘플링하여 제1 조건 신호(Z1e)에서 하강 에지를 생성하고, 제2 플립플롭(1212)은 제1 조건 신호(Z1e)를 지연시켜 제1 샘플링 신호(Z2e)를 생성한다. 대응하게, 제3 플립플롭(1221)은 저주파 클록 신호(CK1_internal)의 상승 에지에 응답하여 기설정된 신호(Vss)를 샘플링하여 제2 조건 신호(Z1o)에서 하강 에지를 생성하고, 제2 플립플롭(1212)은 제2 조건 신호(Z1o)를 지연시켜 제2 샘플링 신호(Z2o)를 생성한다.
또한, 본 실시예의 논리 게이트 유닛(123)은 NAND 게이트이고, 즉 제1 샘플링 신호(Z2e) 및 제2 샘플링 신호(Z2o) 중 적어도 하나가 로우 레벨일 경우, 타깃 샘플링 신호(NoCK2)는 하이 레벨이며, 이로써 정확한 타깃 샘플링 신호(NoCK2)를 획득한다.
도 8은 또 다른 실시예의 검출 회로의 구조도이고, 본 실시예의 검출 회로는 각 주기에 홀수 개의 펄스 신호가 포함된 고주파 클록 신호(CK2_internal)에 적용된다. 도 8을 참조하면, 제1 생성 모듈(110)은 제5 플립플롭(111)을 포함하고, 제5 플립플롭(111)의 데이터 단자는 저주파 클록 신호(CK1_internal)에 연결되며, 제5 플립플롭(111)의 클록 단자는 고주파 클록 신호(CK2_internal)에 연결되고, 제5 플립플롭(111)의 출력단은 샘플링 모듈(200)의 데이터 단자에 연결되며, 제5 플립플롭(111)은 고주파 클록 신호(CK2_internal)의 에지에서 저주파 클록 신호(CK1_internal)를 검출하여 초기 샘플링할 신호(CK1m1)를 생성하고 상기 초기 샘플링할 신호(CK1m1)를 샘플링할 신호(CK1m2)로 사용한다.
계속하여 도 6 및 도 7을 참조하면, 고주파 클록 신호(CK2_internal)의 각 주기에 짝수 개의 펄스 신호가 포함될 경우, 제1 생성 모듈(110)은 제6 플립플롭(112) 및 제7 플립플롭(113)을 포함한다.
제6 플립플롭(112)에 있어서, 제6 플립플롭(112)의 데이터 단자는 저주파 클록 신호(CK1_internal)에 연결되고, 제6 플립플롭(112)의 클록 단자는 고주파 클록 신호(CK2_internal)에 연결되며, 제6 플립플롭(112)은 고주파 클록 신호(CK2_internal)의 에지에서 저주파 클록 신호(CK1_internal)를 검출하여 초기 샘플링할 신호(CK1m1)를 생성한다.
제7 플립플롭(113)에 있어서, 제7 플립플롭(113)의 데이터 단자는 제6 플립플롭(112)에 연결되고, 제7 플립플롭(113)의 클록 단자는 고주파 클록 신호(CK2_internal)에 연결되며, 제7 플립플롭(113)의 출력단은 샘플링 모듈(200)의 데이터 단자에 연결되고, 제7 플립플롭(113)은 초기 샘플링할 신호(CK1m1)를 지연시켜 샘플링할 신호(CK1m2)를 생성한다.
본 실시예에서, 제7 플립플롭(113)을 설치하여 초기 샘플링할 신호(CK1m1)를 지연시킴으로써 초기 샘플링할 신호(CK1m1)의 레벨 상태를 플립시키고, 샘플링할 신호(CK1m2)를 생성하며, 이로써 저주파 클록 신호(CK1_internal)의 타깃 레벨 상태를 샘플링한다.
검출 방법은 2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하고, 2개의 클록 신호는 저주파 클록 신호(CK1_internal) 및 고주파 클록 신호(CK2_internal)를 포함하며, 검출 방법은,
고주파 클록 신호(CK2_internal)의 에지에서 저주파 클록 신호(CK1_internal)를 검출하여 샘플링할 신호(CK1m2)를 생성하고, 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지하며 저주파 클록 신호(CK1_internal)가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호(NoCK2)를 생성하는 단계; 및
타깃 샘플링 신호(NoCK2)의 에지에서 샘플링할 신호(CK1m2)를 검출하여 검출 결과 신호를 생성하는 단계를 포함한다.
그 중 일 실시예에서, 고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지하고 저주파 클록 신호(CK1_internal)가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호(NoCK2)를 생성하는 단계는,
고주파 클록 신호(CK2_internal)가 기설정된 레벨을 유지할 경우, 저주파 클록 신호(CK1_internal)가 기설정된 조건을 만족하는 에지에서 기설정된 신호를 검출하여, 타깃 샘플링 신호(NoCK2)를 생성하는 단계를 포함한다.
본 실시예에서, 고주파 클록 신호(CK2_internal)의 각 주기 이후에, 저주파 클록 신호가 기설정된 조건을 만족할 경우에만 검출 결과를 출력하므로, 고주파 클록 신호(CK2_internal)의 단일 주기에서 첫 번째 펄스가 필터링되어도 검출 결과에 영향을 미치지 않으며, 이로써 신뢰성이 높은 검출 방법을 구현한다.
상기 실시예에서 검출 방법은 전술한 실시예에서 검출 회로와 서로 대응되며, 구체적인 설명 내용은 검출 회로의 대응 실시예를 참조할 수 있고, 여기서 더 이상 반복 서술하지 않는다.
상술한 실시예의 각 기술적 특징은 임의로 조합될 수 있으며, 설명의 간결함을 위해 상술한 실시예에서 각 기술특징의 모든 가능한 조합에 대해서는 설명하지 않으나, 이러한 기술특징의 조합에 모순이 없는 한 모두 본 명세서에 기재된 범위로 간주되어야 한다.
상술한 실시예는 단지 본 발명의 실시예의 다수의 실시형태를 나타내며, 이에 대한 설명은 비교적 구체적이고 상세하지만, 본 발명의 청구 범위에 대한 한정으로 이해해서는 안된다. 지적해야 할 것은, 당업자라면 본 발명의 실시예의 구상을 벗어나지 않는 전제 하에서 여러 변형 및 개선을 수행할 수 있으며, 이는 모두 본 발명의 실시예의 보호 범위에 속한다. 따라서 본 발명의 실시예의 청구 보호 범위는 첨부된 청구범위를 기준으로 해야 한다.
100: 신호 생성 모듈; 110: 제1 생성 모듈; 111: 제5 플립플롭; 112: 제6 플립플롭; 113: 제7 플립플롭; 120: 제2 생성 모듈; 121: 제1 샘플링 유닛; 1211: 제1 플립플롭; 1212: 제2 플립플롭; 122: 제2 샘플링 유닛; 1221: 제3 플립플롭; 1222: 제4 플립플롭; 123: 논리 게이트 유닛; 200: 샘플링 모듈

Claims (13)

  1. 검출 회로로서,
    2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하고, 2개의 상기 클록 신호는 저주파 클록 신호 및 고주파 클록 신호를 포함하며, 상기 검출 회로는,
    상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하고, 상기 고주파 클록 신호가 기설정된 레벨을 유지하며 상기 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 신호 생성 모듈; 및
    상기 신호 생성 모듈에 연결되고, 상기 타깃 샘플링 신호의 에지에서 상기 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 샘플링 모듈을 포함하는 검출 회로.
  2. 제2항에 있어서,
    상기 신호 생성 모듈은,
    데이터 단자가 상기 저주파 클록 신호에 연결되고, 클록 단자가 상기 고주파 클록 신호에 연결되며, 상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하는 제1 생성 모듈; 및
    데이터 단자가 기설정된 신호에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 고주파 클록 신호가 기설정된 레벨을 유지할 경우 상기 저주파 클록 신호의 에지에서 상기 기설정된 신호를 검출하여 타깃 샘플링 신호를 생성하는 제2 생성 모듈을 포함하는 검출 회로.
  3. 제2항에 있어서,
    상기 샘플링 모듈의 데이터 단자는 상기 제1 생성 모듈에 연결되고, 상기 샘플링 모듈의 클록 단자는 상기 제2 생성 모듈에 연결되며, 상기 샘플링 모듈은 상기 타깃 샘플링 신호의 에지에서 상기 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 검출 회로.
  4. 제3항에 있어서,
    상기 제2 생성 모듈은,
    데이터 단자가 상기 기설정된 신호에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 저주파 클록 신호가 제1 기설정된 조건의 레벨 신호를 출력할 경우 상기 기설정된 신호의 레벨 상태와 동일한 제1 샘플링 신호를 생성하는 제1 샘플링 유닛;
    데이터 단자가 상기 기설정된 신호에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 저주파 클록 신호가 제2 기설정된 조건의 레벨 신호를 출력할 경우 상기 기설정된 신호의 레벨 상태와 동일한 제2 샘플링 신호를 생성하는 제2 샘플링 유닛; 및
    2개의 입력단이 각각 상기 제1 샘플링 유닛 및 상기 제2 샘플링 유닛에 연결되고, 상기 제1 샘플링 신호 및 상기 제2 샘플링 신호에 따라 상기 타깃 샘플링 신호를 생성하는 논리 게이트 유닛을 포함하는 검출 회로.
  5. 제4항에 있어서,
    상기 기설정된 신호는 하이 레벨 신호이고, 상기 논리 게이트 유닛은 OR 게이트 회로이며, 상기 제1 샘플링 유닛의 제어단 및 상기 제2 샘플링 유닛의 제어단은 모두 리셋 단자인 검출 회로.
  6. 제4항에 있어서,
    상기 기설정된 신호는 로우 레벨 신호이고, 상기 논리 게이트 유닛은 NAND 게이트 회로이며, 상기 제1 샘플링 유닛의 제어단 및 상기 제2 샘플링 유닛의 제어단은 모두 세트 단자인 검출 회로.
  7. 제4항에 있어서,
    상기 제1 기설정된 조건은 상기 저주파 클록 신호가 순차적으로 하강 에지 신호와 상승 에지 신호를 연속 출력하는 것이고; 상기 제2 기설정된 조건은 상기 저주파 클록 신호가 순차적으로 상승 에지 신호와 하강 에지 신호를 연속 출력하는 것인 검출 회로.
  8. 제7항에 있어서,
    상기 제1 샘플링 유닛은,
    데이터 단자가 상기 기설정된 신호에 연결되고, 클록 단자가 인버터를 통해 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 제1 기설정된 조건 중의 상기 하강 에지 신호가 검출된 경우 제1 조건 신호를 생성하는 제1 플립플롭; 및
    상기 제1 플립플롭에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 제1 조건 신호를 지연시켜 상기 제1 샘플링 신호를 생성하는 제2 플립플롭을 포함하는 검출 회로.
  9. 제7항에 있어서,
    상기 제2 샘플링 유닛은,
    데이터 단자가 상기 기설정된 신호에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 제2 기설정된 조건 중의 상기 상승 에지 신호가 검출된 경우 제2 조건 신호를 생성하는 제3 플립플롭; 및
    데이터 단자가 상기 제3 플립플롭에 연결되고, 클록 단자가 상기 저주파 클록 신호에 연결되며, 제어단이 상기 고주파 클록 신호에 연결되고, 상기 제2 조건 신호를 지연시켜 상기 제2 샘플링 신호를 생성하는 제4 플립플롭을 포함하는 검출 회로.
  10. 제2항에 있어서,
    상기 고주파 클록 신호의 각 주기에 홀수 개의 펄스 신호가 포함되고, 상기 제1 생성 모듈은,
    데이터 단자가 상기 저주파 클록 신호에 연결되며, 클록 단자가 상기 고주파 클록 신호에 연결되고, 출력단이 상기 샘플링 모듈의 데이터 단자에 연결되며, 상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 상기 샘플링할 신호를 생성하는 제5 플립플롭을 포함하는 검출 회로.
  11. 제2항에 있어서,
    상기 고주파 클록 신호의 각 주기에 짝수 개의 펄스 신호가 포함되고, 상기 제1 생성 모듈은,
    데이터 단자가 상기 저주파 클록 신호에 연결되며, 클록 단자가 상기 고주파 클록 신호에 연결되고, 상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 초기 샘플링할 신호를 생성하는 제6 플립플롭; 및
    데이터 단자가 상기 제6 플립플롭에 연결되며, 클록 단자가 상기 고주파 클록 신호에 연결되고, 출력단이 상기 샘플링 모듈의 데이터 단자에 연결되며, 상기 초기 샘플링할 신호를 지연시켜 상기 샘플링할 신호를 생성하는 제7 플립플롭을 포함하는 검출 회로.
  12. 검출 방법으로서,
    2개의 상이한 주파수의 클록 신호 사이의 위상 정보를 검출하고, 2개의 상기 클록 신호는 저주파 클록 신호 및 고주파 클록 신호를 포함하며, 상기 검출 방법은,
    상기 고주파 클록 신호의 에지에서 상기 저주파 클록 신호를 검출하여 샘플링할 신호를 생성하고, 상기 고주파 클록 신호가 기설정된 레벨을 유지하며 상기 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 단계; 및
    상기 타깃 샘플링 신호의 에지에서 상기 샘플링할 신호를 검출하여 검출 결과 신호를 생성하는 단계를 포함하는 검출 방법.
  13. 제12항에 있어서,
    상기 고주파 클록 신호가 기설정된 레벨을 유지하고 상기 저주파 클록 신호가 기설정된 조건을 만족하는 경우 타깃 샘플링 신호를 생성하는 상기 단계는,
    상기 고주파 클록 신호가 기설정된 레벨을 유지할 경우, 상기 저주파 클록 신호가 상기 기설정된 조건을 만족하는 에지에서 기설정된 신호를 검출하여 타깃 샘플링 신호를 생성하는 단계를 포함하는 검출 방법.

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