JP7450053B2 - パルス幅のテスト回路、テスト装置及びそのテスト方法 - Google Patents
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Description
テスト対象のパルス信号を受信し、前記パルス信号に応じて第1サンプリング信号を生成するように構成される第1サンプリングモジュールと、
前記パルス信号を受信し、前記パルス信号に応じて第2サンプリング信号を生成するように構成される第2サンプリングモジュールと、を備え、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト回路を提供する。
前記テスト回路と、
前記テスト回路に接続され、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するように構成される分析モジュールと、を備える、テスト装置を提供する。
テスト対象のパルス信号を受信するステップと、
前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成するステップと、
前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト方法を提供する。
前記伝送ゲート210は、入力端子が前記パルス信号に接続され、出力端子が前記第2一時記憶ユニット220の駆動端子に接続され、前記パルス信号を前記第2一時記憶ユニット220に伝送するように構成され、
前記第2一時記憶ユニット220は、入力端子が前記第4インバーター230の出力端子に接続され、前記パルス信号に応答して、前記第4インバーター230により出力された信号をサンプリングして第2一時記憶信号を生成するように構成され、前記第2一時記憶信号のエッジは前記パルス信号の第2エッジに対応し、
前記第4インバーター230は、前記第2一時記憶信号を反転して第2フィードバック信号を生成するように構成され、
前記第5インバーター240は、入力端子が前記第4インバーター230の出力端子に接続され、前記第2フィードバック信号を受信し、前記第2フィードバック信号に応じて前記第2サンプリング信号を生成するように構成される。
S200では、前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成し、
S300では、前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得し、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する。
210 伝送ゲート
200 第2サンプリングモジュール
130 第2インバーター
220 第2一時記憶ユニット
140 第3インバーター
230 第4インバーター
240 第5インバーター
100 第1サンプリングモジュール
120 第1インバーター
110 第1一時記憶ユニット
20 分析モジュール
Claims (9)
- パルス幅のテスト回路であって、
テスト対象のパルス信号を受信し、前記パルス信号の反転信号をサンプリングして第1サンプリング信号を生成するように構成される第1サンプリングモジュールと、
前記パルス信号を受信し、前記パルス信号をサンプリングして第2サンプリング信号を生成するように構成される第2サンプリングモジュールと、を備え、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有し、
前記第1サンプリングモジュールは、第1一時記憶ユニット及び第1インバーターを備え、前記第1一時記憶ユニットは、前記第1インバーターとともに第1フィードバックループを構成し、
前記第1一時記憶ユニットの入力端子は、前記第1インバーターの出力端子に接続され、前記第1一時記憶ユニットは、前記パルス信号の反転信号に応答して前記第1インバーターにより出力された第1フィードバック信号をサンプリングして第1一時記憶信号を生成するように構成され、前記第1一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第1一時記憶信号のエッジは前記パルス信号の第1エッジに対応し、且つ前記第1サンプリング信号のエッジに対応し、
前記第1インバーターの入力端子は、前記第1一時記憶ユニットの出力端子に接続され、前記第1インバーターの入力端子は、前記第1一時記憶信号を反転して第1フィードバック信号を生成し、前記第1フィードバック信号を前記第1サンプリング信号として出力するように構成され、前記第1フィードバック信号のエッジは前記パルス信号の第1エッジに対応し、
前記第2サンプリングモジュールは、第2一時記憶ユニットおよび第4インバーターを備え、前記第2一時記憶ユニットは、前記第4インバーターとともに第2フィードバックループを構成し、
前記第2一時記憶ユニットの入力端子は、前記第4インバーターの出力端子に接続され、前記第2一時記憶ユニットは、前記パルス信号に応答して、前記第4インバーターにより出力された信号をサンプリングして第2一時記憶信号を生成するように構成され、前記第2一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第2一時記憶信号のエッジは前記パルス信号の第2エッジに対応し、且つ前記第2サンプリング信号のエッジに対応し、
前記第4インバーターの入力端子は、前記第2一時記憶ユニットの出力端子に接続され、前記第4インバーターは、前記第2一時記憶信号を反転して第2フィードバック信号を生成し、前記第2フィードバック信号を前記第2サンプリング信号として出力するように構成され、前記第2フィードバック信号のエッジは前記パルス信号の第2エッジに対応する、ことを特徴とするパルス幅のテスト回路。 - 前記第1サンプリングモジュールは前記パルス信号の立ち下がりエッジに応答して前記第1サンプリング信号を生成し、前記第2サンプリングモジュールは前記パルス信号の立ち上がりエッジに応答して前記第2サンプリング信号を生成し、
前記第1サンプリングモジュールの伝送経路での第1遅延時間と前記第2サンプリングモジュールのデータ伝送経路での第2遅延時間は等しい、ことを特徴とする請求項1に記載のパルス幅のテスト回路。 - 前記第1一時記憶ユニットは、フリップフロップ、ラッチ、及びレジスタのうちの1種又は複数種を含む、ことを特徴とする請求項1に記載のパルス幅のテスト回路。
- 前記第1サンプリングモジュールは、
入力端子が前記第1インバーターの出力端子に接続され、前記第1フィードバック信号を受信し、前記第1フィードバック信号を反転し、反転後の前記第1フィードバック信号を前記第1サンプリング信号として出力するように構成される第2インバーターと、
入力端子が前記パルス信号を受信し、出力端子が前記第1一時記憶ユニットのクロック端子に接続され、前記パルス信号を受信し、反転後の前記パルス信号を前記第1一時記憶ユニットに出力するように構成される第3インバーターと、をさらに備える、ことを特徴とする請求項1に記載のパルス幅のテスト回路。 - 前記第2サンプリングモジュールはさらに、伝送ゲート及び第5インバーターを備え、
前記伝送ゲートは、入力端子が前記パルス信号を受信し、出力端子が前記第2一時記憶ユニットのクロック端子に接続され、前記パルス信号を前記第2一時記憶ユニットに伝送するように構成され、
前記第5インバーターは、入力端子が前記第4インバーターの出力端子に接続され、前記第2フィードバック信号を受信し、前記第2フィードバック信号を反転し、反転後の前記第2フィードバック信号を前記第2サンプリング信号として出力するように構成される、ことを特徴とする請求項4に記載のパルス幅のテスト回路。 - 前記第1サンプリング信号及び前記第2サンプリング信号はいずれも方形波信号であり、同じ信号振幅、周波数及びデューティ比を有する、ことを特徴とする請求項1に記載のパルス幅のテスト回路。
- 前記第1一時記憶ユニット及び前記第2一時記憶ユニットはいずれも立ち上がりエッジに応答するものである、ことを特徴とする請求項5に記載のパルス幅のテスト回路。
- パルス幅のテスト装置であって、
請求項1~7のいずれか1項に記載のパルス幅のテスト回路と、
前記パルス幅のテスト回路に接続され、前記第1サンプリング信号と前記第2サンプリング信号との間の位相差を計算して、前記パルス信号のパルス幅を取得するように構成される分析モジュールと、を備え、前記位相差は前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト装置。 - 請求項8に記載のパルス幅のテスト装置に基づくパルス幅のテスト方法であって、
テスト対象のパルス信号を受信するステップと、
前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成するステップと、
前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
前記第2サンプリング信号と前記第1サンプリング信号との間の位相差を計算して、前記パルス信号のパルス幅を取得し、前記位相差は、前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト方法。
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