JP7450053B2 - パルス幅のテスト回路、テスト装置及びそのテスト方法 - Google Patents

パルス幅のテスト回路、テスト装置及びそのテスト方法 Download PDF

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Description

本願は、２０２０年０８月３１日に提出した、名称「テスト回路、テスト装置及びそのテスト方法」、出願番号第２０２０１０８９２９６８．５号の中国特許出願の優先権を主張し、開示された全内容が援用により本願に組み込まれる。
本願は、テスト回路、テスト装置及びそのテスト方法に関する。
メモリはデータを記憶するためのデバイスであり、通常、複数のメモリアレイを備え、各メモリアレイに複数の記憶ユニットが備えられ、記憶ユニットはデータを記憶する基本ユニット構造とされ、各記憶ユニットはデータを記憶する機能を有する。
メモリに対して読み出し／書き込み操作を行う場合、パルス信号により制御を行う必要がある。例示的には、パルス信号はワードラインに接続されるトランジスタ対のオン及びオフを制御するために使用でき、具体的には、パルス信号が有効である場合、記憶ユニットは読み出し又は書き込み操作を行い、パルス信号が無効である場合、記憶ユニットは元のデータを保持する。メモリの読み出し／書き込み速度に対する要求が高まるにつれて、パルス信号の送信周波数をさらに上げるとともにパルス幅を減少させる必要がある。パルス信号の信頼性を確保するために、テスト回路によってパルス幅をテストし、生成されたパルス信号が設計された信号と同じにする必要がある。
複数の実施例によれば、本願の第１態様は、
テスト対象のパルス信号を受信し、前記パルス信号に応じて第１サンプリング信号を生成するように構成される第１サンプリングモジュールと、
前記パルス信号を受信し、前記パルス信号に応じて第２サンプリング信号を生成するように構成される第２サンプリングモジュールと、を備え、
前記第２サンプリング信号と前記第１サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト回路を提供する。
複数の実施例によれば、本願の第２態様は、
前記テスト回路と、
前記テスト回路に接続され、前記第１サンプリング信号と前記第２サンプリング信号に応じて前記パルス信号の幅を取得するように構成される分析モジュールと、を備える、テスト装置を提供する。
複数の実施例によれば、本願の第３態様は、前記テスト装置に基づいて実現され、
テスト対象のパルス信号を受信するステップと、
前記パルス信号に応じて第１サンプリング信号と第２サンプリング信号を生成するステップと、
前記第１サンプリング信号と前記第２サンプリング信号を取得し、前記第１サンプリング信号と前記第２サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
前記第２サンプリング信号と前記第１サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト方法を提供する。
本願の１つ又は複数の実施例の詳細は以下の図面及び説明に記載されている。本願の他の特徴及び利点は、明細書、図面及び特許請求の範囲から明らかになる。
本願の実施例又は従来技術の技術的解決手段をより明確に説明するために、以下、実施例又は従来技術の説明に使用される必要がある図面を簡単に説明し、明らかなように、以下の説明における図面は単に本願のいくつかの実施例であり、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面を想到し得る。
第１実施例のテスト回路の構造模式図である。 一実施例の信号タイミング図である。 第２実施例のテスト回路の構造模式図である。 第３実施例のテスト回路の構造模式図である。 第４実施例のテスト回路の構造模式図である。 別の実施例の信号タイミング図である。 第５実施例のテスト回路の構造模式図である。 一実施例のテスト装置の構造模式図である。 一実施例のテスト方法のフローチャートである。
パルス幅が狭くなるにつれて、パルス幅のテスト回路及びテスト装置に求められる要件がより高くなり、現在のテスト回路では、ますます狭くなってきたパルス幅を正確にテストすることができなくなる。
本願の実施例を理解しやすくするために、以下、関連図面を参照しながら本願の実施例をより完全に説明する。図面には本願の実施例の好ましい実施例が示されている。しかしながら、本願の実施例は多くの異なる形態で実現されてもよく、本明細書で説明される実施例に限定されない。むしろ、これらの実施例は、本願の実施例の開示内容をより完全にするために提供される。
別段の定義がない限り、本明細書に使用されるすべての技術及び科学用語は、本願の実施例の技術領域に属する当業者が通常理解する意味と同じである。本明細書では、本願の実施例の明細書に使用される用語は、単に具体的な実施例を説明するために用いられるが、本願の実施例を限定するものではない。本明細書に使用される用語「及び／又は」は１つ又は複数の関連する列挙される項目の任意及びすべての組合せを含む。
本願の実施例の説明では、理解する必要がある点として、用語「上」、「下」、「垂直」、「水平」、「内」、「外」などで指示される方向又は位置関係は、図示に基づく方向又は位置関係であり、単に本願の実施例を説明しやすくし且つ説明を簡素化するために用いられるが、係る装置又は素子が必ず特定の方向を有したり、特定の方向で構成及び操作されたりすることを指示又は暗示せず、従って、本願の実施例を限定するものではないと理解すべきである。
図１は第１実施例のテスト回路１０の構造模式図であり、テスト回路１０はテスト対象のパルス信号を処理し、処理後の信号によってテスト対象のパルス信号のパルス幅を取得するように構成され、図１に示すように、本実施例では、テスト回路１０は第１サンプリングモジュール１００及び第２サンプリングモジュール２００を備える。第１サンプリングモジュール１００及び第２サンプリングモジュール２００はサンプリング回路であってもよい。
第１サンプリングモジュール１００は、テスト対象のパルス信号を受信し、前記パルス信号に応じて第１サンプリング信号を生成するように構成される。
テスト対象のパルス信号は、パルス発生器によって生成され、少なくとも２つの経路に分割され、一方のパルス信号はテストを行うようにテスト回路１０に伝送され、他方のパルス信号はメモリアレイのデータ読み出し／書き込みを制御するようにメモリアレイに伝送される。テスト対象のパルス信号には少なくとも１つのパルスが含まれ、パルス信号のパルス幅とは、パルスの高レベルの持続時間である。パルス信号に複数のパルスが含まれる場合、複数のパルスのパルス幅は同じであってもよいし、異なってもよい。
具体的には、１つのパルスを例として説明を行い、理解できるように、一定のパルス幅を有する信号は必ず１つの立ち上がりエッジ及び１つの立ち下がりエッジを有し、立ち上がりエッジ時刻と立ち下がりエッジ時刻との時間間隔がパルス幅である。パルス信号に応じて第１サンプリング信号を生成することは、パルス信号のレベル変化に応答して第１サンプリング信号を生成し、即ち、パルス信号の立ち上がりエッジ又は立ち下がりエッジに応答して第１サンプリング信号を生成することである。
第２サンプリングモジュール２００は、前記パルス信号を受信し、前記パルス信号に応じて第２サンプリング信号を生成するように構成される。
具体的には、第１サンプリングモジュール１００は、パルス信号の立ち上がりエッジ及び立ち下がりエッジのうちの一方に応答して第１サンプリング信号を生成し、第２サンプリングモジュール２００は、パルス信号の立ち上がりエッジ及び立ち下がりエッジのうちの他方に応答して第２サンプリング信号を生成する。前記第２サンプリング信号と前記第１サンプリング信号は位相差を有する。例えば、第１サンプリング信号と第２サンプリング信号は同じ信号波形を有するが、タイミングの位相差があるようにしてもよく、即ち、第１サンプリング信号と第２サンプリング信号のうちの一方の信号に対して位相差に対応する遅延を行うと、他方の信号と重なる。第１サンプリング信号と第２サンプリング信号の生成原理からわかるように、前記位相差は前記パルス信号のパルス幅に等しく、従って、第１サンプリング信号と第２サンプリング信号に応じてパルス信号のパルス幅をさらに取得することができる。
本実施例では、テスト回路１０は、テスト対象のパルス信号を受信し、前記パルス信号に応じて第１サンプリング信号を生成するように構成される第１サンプリングモジュール１００と、前記パルス信号を受信し、前記パルス信号に応じて第２サンプリング信号を生成するように構成される第２サンプリングモジュール２００と、を備え、前記第２サンプリング信号と前記第１サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する。本実施例では、１つのパルス信号に基づいて２つのサンプリング信号を生成し、即ち、パルス幅が狭いパルス信号を、認識及び計算がより容易な第１サンプリング信号と第２サンプリング信号に分けることで、後続の分析モジュール２０のテスト速度及びテスト精度の要件を低下させ、それにより正確性がより高いテスト回路１０が提供される。
さらに、同じ波形の第１サンプリング信号と第２サンプリング信号を生成することで、第１サンプリング信号と第２サンプリング信号への認識の困難性を低減させることができ、それによりテスト精度が向上する。例示的には、第１サンプリング信号と第２サンプリング信号はいずれも方形波信号であってもよく、且つ同じ信号振幅、周波数及びデューティ比を有し、それにより第１サンプリング信号と第２サンプリング信号の立ち上がりエッジ又は立ち下がりエッジを認識することによって位相情報を取得することができる。第１サンプリング信号と第２サンプリング信号はいずれも正弦波信号であってもよく、且つ同じ信号振幅及び周波数を有し、それにより第１サンプリング信号と第２サンプリング信号の山又は谷を認識することによって位相情報を取得することができる。他の例では、第１サンプリング信号と第２サンプリング信号はいずれも三角波、のこぎり波などの他の波形の信号であってもよく、本願の実施例ではその波形を特に限定しない。
またさらに、第１サンプリング信号と第２サンプリング信号の信号波形が異なるとしても、第１サンプリング信号と第２サンプリング信号はいずれも入力されたパルス信号に基づいて生成され、分析モジュール２０によって第１サンプリング信号と第２サンプリング信号の位相情報を取得でき、それによって２つの位相情報に応じて分析してパルス幅を取得できる限り、本願の特許範囲に属する。
一実施例では、前記第１サンプリングモジュール１００は前記パルス信号の立ち下がりエッジに応答して前記第１サンプリング信号を生成し、前記第２サンプリングモジュール２００は前記パルス信号の立ち上がりエッジに応答して前記第２サンプリング信号を生成する。
具体的には、図２は一実施例の信号タイミング図であり、図２に示すように、本実施例では、パルス信号に１つのパルスが含まれ、第１サンプリング信号と第２サンプリング信号の初期状態はいずれも０状態である。第１サンプリング信号はパルス信号の立ち下がりエッジに応答して状態切り替えが発生し、即ち、０状態から１状態に切り替え、第１サンプリング信号の状態切り替えの時刻はｔ２である。第２サンプリング信号はパルス信号の立ち上がりエッジに応答して状態切り替えが発生し、即ち、０状態から１状態に切り替え、第２サンプリング信号の状態切り替えの時刻はｔ１である。本実施例では、ｔ１とｔ２との時間間隔はパルス幅Ｔ１である。本実施例では、２つの信号の切り替え時刻を取得することによってパルス幅を算出でき、テスターによって同一のパルスの時間間隔が非常に短い立ち上がりエッジ及び立ち下がりエッジをサンプリングする必要がなく、それによりテスターの応答速度の要件が低下するとともに、パルス幅のテスト精度が向上する。
一実施例では、前記第１サンプリングモジュール１００の伝送経路での第１遅延時間と前記第２サンプリングモジュール２００のデータ伝送経路での第２遅延時間は等しい。図１に更に示すように、パルス発生器の出力端子をＡと定義し、第１サンプリング信号と第２サンプリング信号を同一の分析モジュール２０に伝送して分析し、分析モジュール２０の第１サンプリング信号を受信するポートをＢ１、分析モジュール２０の第２サンプリング信号を受信するポートをＢ２と定義する場合、第１遅延時間は信号のＡＢ１経路での伝送時間であり、第２遅延時間は信号のＡＢ２経路での伝送時間である。例示的には、第１遅延時間と第２遅延時間が等しくなるように、第１サンプリングモジュール１００と第２サンプリングモジュール２００内にデータ処理時間と伝送時間がほぼ等しい素子を設けるようにしてもよい。本実施例では、遅延時間を等しく設定することによって、第１サンプリング信号と第２サンプリング信号の同期性を向上させることができ、それによって信号受信時刻の差によるテスト結果への影響を低減させる。なお、実際の回路の状況を考慮すると、上記時間が等しいことは、絶対的に等しいことを意味するのではなく、パルス幅のテストに対する該誤差の影響が非常に小さい限り、例えば、１％の誤差などの一定の誤差が許容される。
図３は第２実施例のテスト回路１０の構造模式図であり、図３に示すように、本実施例では、前記第１サンプリングモジュール１００は、前記パルス信号に応答して、第１被サンプリング信号をサンプリングして第１一時記憶信号を生成するように構成される第１一時記憶ユニット１１０を備え、前記第１一時記憶ユニット１１０のトリガーのタイプはエッジトリガーであり、前記第１一時記憶信号のエッジは前記パルス信号の第１エッジに対応し、且つ前記第１サンプリング信号のエッジに対応する。前記第１一時記憶ユニット１１０は、フリップフロップ、ラッチ、及びレジスタのうちの１種又は複数種を含む。
本実施例では、第１一時記憶ユニット１１０はパルス信号のエッジに対してサンプリング及びラッチを行うようにしてもよく、それにより第１一時記憶信号を正確かつ安定的に出力する。さらに、第１一時記憶信号のエッジがパルス信号の第１エッジ（例えば、立ち下がりエッジ）に対応するため、第１一時記憶信号を第１サンプリング信号として出力し、さらに入力されたパルス信号のパルス幅を分析することができる。理解できるように、第１遅延時間と第２遅延時間を等しくするために、第２サンプリングモジュール２００内に第２一時記憶ユニット２２０を設けてもよく、且つ第２一時記憶ユニット２２０は第１一時記憶ユニット１１０の構造と同じであり、それにより信号の同期性及びテスト結果の正確性を向上させる。
一実施例では、前記第１サンプリングモジュール１００は、入力端子が前記パルス信号に接続され、出力端子が前記第１一時記憶ユニット１１０の駆動端子に接続され、前記パルス信号を受信し、反転後の前記パルス信号を前記第１一時記憶ユニット１１０に出力するように構成される第３インバーター１４０をさらに備える。
第１一時記憶ユニット１１０と第２一時記憶ユニット２２０のサンプリングエッジが異なることを実現するために、一方では、一時記憶ユニットの内部構造内に応答する設置を行ってもよく、即ち、例示的には、第１一時記憶ユニット１１０を立ち下がりエッジに応答させ、且つ第２一時記憶ユニット２２０を立ち上がりエッジに応答させる。他方では、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０の内部構造を完全に同じにするが、入力された信号を変更することによって異なるエッジのサンプリングを実現するようにしてもよい。即ち、例示的には、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０の両方を立ち上がりエッジに応答させるが、第１一時記憶ユニット１１０の前に第３インバーター１４０を設け、入力されたパルス信号は第３インバーター１４０を通過した後、元の０状態が１状態に反転され、且つ元の１状態が０状態に反転され、このようにして、元の信号の立ち上がりエッジを立ち下がりエッジに変換し、且つ元の信号の立ち下がりエッジを立ち上がりエッジに変換する。本実施例の上記構造によって、第１一時記憶ユニット１１０は反転されたパルス信号の立ち上がりエッジをサンプリングするが、実際にパルス信号の立ち下がりエッジをサンプリングすることができ、また、第２一時記憶ユニット２２０の前にインバーターが接続されておらず、それにより異なるエッジをサンプリングする第１一時記憶ユニット１１０及び第２一時記憶ユニット２２０を実現する。
さらに、第１遅延時間と第２遅延時間を同じにするために、第２一時記憶ユニット２２０のデータ伝送経路に、第３インバーター１４０と同じ遅延時間を有する伝送ゲート２１０を設けてもよい。図３に示す実施例では、伝送ゲート２１０はパルス発生器と第２一時記憶ユニット２２０との間に設けられ、他の実施例では、伝送ゲート２１０は第２一時記憶ユニット２２０の出力端子に接続されてもよく、同様に上記遅延時間を同じにするという効果を実現できる。
図４は第３実施例のテスト回路１０の構造模式図であり、図４に示すように、本実施例では、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０はいずれもＤフリップフロップであり、第１一時記憶ユニット１１０及び第２一時記憶ユニット２２０の入力端子はいずれも被サンプリング信号源に接続され、第１一時記憶ユニット１１０及び第２一時記憶ユニット２２０のリセット端子はいずれもリセット信号源に接続され、第１一時記憶ユニット１１０の駆動端子は反転されたパルス信号に接続され、第２一時記憶ユニット２２０の駆動端子はパルス信号に接続される。被サンプリング信号源は定出力を有し、本実施例では、被サンプリング信号源は一定した高レベルを出力してもよい。リセット信号源により出力されたリセット信号がイネーブルである場合、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０はいずれも０状態を出力し、リセット信号源により出力されたリセット信号がディセーブルである場合、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０はそれぞれ駆動端子により入力された信号に応答して被サンプリング信号をサンプリングし、それによりそれぞれ異なる時刻において１状態の出力に切り替える。
他の実施例では、リセット信号源をセット信号源に置換してもよく、第１一時記憶ユニット１１０及び第２一時記憶ユニット２２０のセット端子はいずれもセット信号源に接続され、被サンプリング信号源は一定した低レベルを出力する。前の実施例と同様に、セット信号源により出力されたセット信号がイネーブルである場合、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０はいずれも１状態を出力し、セット信号源により出力されたセット信号がディセーブルである場合、第１一時記憶ユニット１１０と第２一時記憶ユニット２２０はそれぞれ駆動端子により入力された信号に応答して被サンプリング信号をサンプリングし、それによりそれぞれ異なる時刻において０状態の出力に切り替える。
図５は第４実施例のテスト回路１０の構造模式図であり、図５に示すように、本実施例では、前記第１サンプリングモジュール１００は、前記第１一時記憶ユニット１１０とともに第１フィードバックループを構成する第１インバーター１２０をさらに備え、前記第１フィードバックループは前記パルス信号に応答し、第１フィードバック信号を生成するように構成され、前記第１フィードバック信号のエッジは前記パルス信号の第１エッジに対応する。理解できるように、上述した実施例に係るテスト回路１０は、連続する複数のパルスのパルス幅をテストするには、リセット信号源により入力された信号を切り替える必要があり、且つ、パルス幅を正確にテストするには、リセット信号の切り替えはパルスの到達時刻にマッチンする必要がある。
具体的には、前記第１インバーター１２０は、入力端子が前記第１一時記憶ユニット１１０の出力端子に接続され、出力端子が前記第１一時記憶ユニット１１０の入力端子に接続され、前記第１一時記憶信号を反転して第１フィードバック信号を生成するように構成される。
本実施例では、第１一時記憶ユニット１１０と第１インバーター１２０によって第１フィードバックループが構成され、第１フィードバック信号によってフィードバックを行うことで、テスト回路１０の第１サンプリングモジュール１００の自動切り替え及びテストを実現することができる。これに対応して、第２サンプリングユニット内にも第４インバーター２３０を設け、第２一時記憶ユニット２２０が第４インバーター２３０とともに第２フィードバックループを構成し、それにより第２サンプリングモジュール２００の自動切り替え及びテストを実現する。さらに、図６は別の実施例の信号タイミング図であり、図６に示すように、第１フィードバック信号のエッジをパルス信号の立ち下がりエッジに対応させ、第２フィードバック信号のエッジをパルス信号の立ち上がりエッジに対応させ、第１フィードバック信号を第１サンプリング信号として出力し、第２フィードバック信号を第２サンプリング信号として出力するようにしてもよい。
図７は第５実施例のテスト回路１０の構造模式図であり、図７に示すように、本実施例では、前記第１サンプリングモジュール１００は、入力端子が前記第１インバーター１２０の出力端子に接続され、前記第１フィードバック信号を受信し、前記第１フィードバック信号に応じて前記第１サンプリング信号を生成する第２インバーター１３０をさらに備える。本実施例では、第２インバーター１３０が設けられることで、第１サンプリング信号の切り替え方式を第１一時記憶ユニット１１０により出力された信号の切り替え方式に対応させることができる。
図７に更に示すように、本実施例では、前記第２サンプリングモジュール２００は、伝送ゲート２１０、第２一時記憶ユニット２２０、第４インバーター２３０及び第５インバーター２４０を備え、
前記伝送ゲート２１０は、入力端子が前記パルス信号に接続され、出力端子が前記第２一時記憶ユニット２２０の駆動端子に接続され、前記パルス信号を前記第２一時記憶ユニット２２０に伝送するように構成され、
前記第２一時記憶ユニット２２０は、入力端子が前記第４インバーター２３０の出力端子に接続され、前記パルス信号に応答して、前記第４インバーター２３０により出力された信号をサンプリングして第２一時記憶信号を生成するように構成され、前記第２一時記憶信号のエッジは前記パルス信号の第２エッジに対応し、
前記第４インバーター２３０は、前記第２一時記憶信号を反転して第２フィードバック信号を生成するように構成され、
前記第５インバーター２４０は、入力端子が前記第４インバーター２３０の出力端子に接続され、前記第２フィードバック信号を受信し、前記第２フィードバック信号に応じて前記第２サンプリング信号を生成するように構成される。
具体的には、第１一時記憶ユニット１１０は第２一時記憶ユニット２２０に対応し、第１インバーター１２０は第４インバーター２３０に対応し、第２インバーター１３０は第５インバーター２４０に対応し、第３インバーター１４０は伝送ゲート２１０に対応し、従って、本実施例の第２サンプリングモジュール２００は上述した第１サンプリングモジュール１００の実施形態を参照すればよく、ここでは詳細な説明を省略する。
図８は一実施例のテスト装置の構造模式図であり、図８に示すように、本実施例では、テスト装置は、上記テスト回路１０と、前記テスト回路１０に接続され、前記第１サンプリング信号と前記第２サンプリング信号に応じて前記パルス信号の幅を取得するように構成される分析モジュール２０と、を備える。分析モジュール２０は分析回路であってもよい。テスト回路１０の具体的な限定について、上述したそれについての限定を参照すればよく、ここでは詳細な説明を省略する。本実施例では、テスト回路１０及び分析モジュール２０によって、パルス幅を正確にテストできるテスト装置を実現する。
図９は一実施例のテスト方法のフローチャートであり、上記テスト装置に基づいて実現され、図９に示すように、本実施例では、前記方法はＳ１００～Ｓ３００を含む。
Ｓ１００では、テスト対象のパルス信号を受信し、
Ｓ２００では、前記パルス信号に応じて第１サンプリング信号と第２サンプリング信号を生成し、
Ｓ３００では、前記第１サンプリング信号と前記第２サンプリング信号を取得し、前記第１サンプリング信号と前記第２サンプリング信号に応じて前記パルス信号の幅を取得し、
前記第２サンプリング信号と前記第１サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する。
ただし、テスト方法の具体的な限定について、上述したテスト装置についての限定を参照すればよく、ここでは詳細な説明を省略する。
図９のフローチャートにおける各ステップは矢印の指示に従って順に示されているが、これらのステップは必ずしも矢印で指示される順序で順に実行されるわけではないことは理解されたい。本明細書に明確な説明がない限り、これらのステップの実行順序について特に制限せず、これらのステップは他の順序で実行されてもよい。また、図９における少なくとも一部のステップは複数のサブステップ又は複数の段階を含んでもよく、これらのサブステップ又は段階は必ずしも同一の時刻に実行されるわけではなく、異なる時刻に実行されてもよく、これらのサブステップ又は段階の実行順序は必ずしも順に行われるわけではなく、他のステップ又は他のステップのサブステップ又は段階の少なくとも一部と交互に又は交替して実行されてもよい。
上記実施例の各技術的特徴を任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴のすべての可能な組合せを説明していないが、これらの技術的特徴の組合せは矛盾しない限り、本明細書に記載の範囲に属すると見なされるべきである。
上記実施例は単に本願の実施例のいくつかの実施形態を説明し、その説明は具体的かつ詳細であるが、発明の特許範囲を限定するものではないと理解すべきである。ただし、当業者であれば、本願の実施例の構想を逸脱せずにいくつかの変形や改良を行うことができ、これらはすべて本願の実施例の特許範囲に属する。従って、本願の実施例の特許の特許範囲は添付の特許請求の範囲に準じるべきである。
１０ テスト回路
２１０ 伝送ゲート
２００ 第２サンプリングモジュール
１３０ 第２インバーター
２２０ 第２一時記憶ユニット
１４０ 第３インバーター
２３０ 第４インバーター
２４０ 第５インバーター
１００ 第１サンプリングモジュール
１２０ 第１インバーター
１１０ 第１一時記憶ユニット
２０ 分析モジュール

Claims (9)

  1. パルス幅のテスト回路であって、
    テスト対象のパルス信号を受信し、前記パルス信号の反転信号をサンプリングして第１サンプリング信号を生成するように構成される第１サンプリングモジュールと、
    前記パルス信号を受信し、前記パルス信号をサンプリングして第２サンプリング信号を生成するように構成される第２サンプリングモジュールと、を備え、
    前記第２サンプリング信号と前記第１サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有し、
    前記第１サンプリングモジュールは、第１一時記憶ユニット及び第１インバーターを備え、前記第１一時記憶ユニットは、前記第１インバーターとともに第１フィードバックループを構成し、
    前記第１一時記憶ユニットの入力端子は、前記第１インバーターの出力端子に接続され、前記第１一時記憶ユニットは、前記パルス信号の反転信号に応答して前記第１インバーターにより出力された第１フィードバック信号をサンプリングして第１一時記憶信号を生成するように構成され、前記第１一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第１一時記憶信号のエッジは前記パルス信号の第１エッジに対応し、且つ前記第１サンプリング信号のエッジに対応し、
    前記第１インバーターの入力端子は、前記第１一時記憶ユニットの出力端子に接続され、前記第１インバーターの入力端子は、前記第１一時記憶信号を反転して第１フィードバック信号を生成し、前記第１フィードバック信号を前記第１サンプリング信号として出力するように構成され、前記第１フィードバック信号のエッジは前記パルス信号の第１エッジに対応し、
    前記第２サンプリングモジュールは、第２一時記憶ユニットおよび第４インバーターを備え、前記第２一時記憶ユニットは、前記第４インバーターとともに第２フィードバックループを構成し、
    前記第２一時記憶ユニットの入力端子は、前記第４インバーターの出力端子に接続され、前記第２一時記憶ユニットは、前記パルス信号に応答して、前記第４インバーターにより出力された信号をサンプリングして第２一時記憶信号を生成するように構成され、前記第２一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第２一時記憶信号のエッジは前記パルス信号の第２エッジに対応し、且つ前記第２サンプリング信号のエッジに対応し、
    前記第４インバーターの入力端子は、前記第２一時記憶ユニットの出力端子に接続され、前記第４インバーターは、前記第２一時記憶信号を反転して第２フィードバック信号を生成し、前記第２フィードバック信号を前記第２サンプリング信号として出力するように構成され、前記第２フィードバック信号のエッジは前記パルス信号の第２エッジに対応する、ことを特徴とするパルス幅のテスト回路。
  2. 前記第１サンプリングモジュールは前記パルス信号の立ち下がりエッジに応答して前記第１サンプリング信号を生成し、前記第２サンプリングモジュールは前記パルス信号の立ち上がりエッジに応答して前記第２サンプリング信号を生成し、
    前記第１サンプリングモジュールの伝送経路での第１遅延時間と前記第２サンプリングモジュールのデータ伝送経路での第２遅延時間は等しい、ことを特徴とする請求項１に記載のパルス幅のテスト回路。
  3. 前記第１一時記憶ユニットは、フリップフロップ、ラッチ、及びレジスタのうちの１種又は複数種を含む、ことを特徴とする請求項１に記載のパルス幅のテスト回路。
  4. 前記第１サンプリングモジュールは、
    入力端子が前記第１インバーターの出力端子に接続され、前記第１フィードバック信号を受信し、前記第１フィードバック信号を反転し、反転後の前記第１フィードバック信号を前記第１サンプリング信号として出力するように構成される第２インバーターと、
    入力端子が前記パルス信号を受信し、出力端子が前記第１一時記憶ユニットのクロック端子に接続され、前記パルス信号を受信し、反転後の前記パルス信号を前記第１一時記憶ユニットに出力するように構成される第３インバーターと、をさらに備える、ことを特徴とする請求項１に記載のパルス幅のテスト回路。
  5. 前記第２サンプリングモジュールはさらに、伝送ゲート及び第５インバーターを備え、
    前記伝送ゲートは、入力端子が前記パルス信号を受信し、出力端子が前記第２一時記憶ユニットのクロック端子に接続され、前記パルス信号を前記第２一時記憶ユニットに伝送するように構成され、
    前記第５インバーターは、入力端子が前記第４インバーターの出力端子に接続され、前記第２フィードバック信号を受信し、前記第２フィードバック信号を反転し、反転後の前記第２フィードバック信号を前記第２サンプリング信号として出力するように構成される、ことを特徴とする請求項４に記載のパルス幅のテスト回路。
  6. 前記第１サンプリング信号及び前記第２サンプリング信号はいずれも方形波信号であり、同じ信号振幅、周波数及びデューティ比を有する、ことを特徴とする請求項１に記載のパルス幅のテスト回路。
  7. 前記第１一時記憶ユニット及び前記第２一時記憶ユニットはいずれも立ち上がりエッジに応答するものである、ことを特徴とする請求項５に記載のパルス幅のテスト回路。
  8. パルス幅のテスト装置であって、
    請求項１～７のいずれか１項に記載のパルス幅のテスト回路と、
    前記パルス幅のテスト回路に接続され、前記第１サンプリング信号と前記第２サンプリング信号との間の位相差を計算して、前記パルス信号のパルス幅を取得するように構成される分析モジュールと、を備え、前記位相差は前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト装置。
  9. 請求項８に記載のパルス幅のテスト装置に基づくパルス幅のテスト方法であって、
    テスト対象のパルス信号を受信するステップと、
    前記パルス信号に応じて第１サンプリング信号と第２サンプリング信号を生成するステップと、
    前記第１サンプリング信号と前記第２サンプリング信号を取得し、前記第１サンプリング信号と前記第２サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
    前記第２サンプリング信号と前記第１サンプリング信号との間の位相差を計算して、前記パルス信号のパルス幅を取得し、前記位相差は、前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト方法。
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