JP7450053B2 - パルス幅のテスト回路、テスト装置及びそのテスト方法 - Google Patents

パルス幅のテスト回路、テスト装置及びそのテスト方法 Download PDF

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Description

本願は、2020年08月31日に提出した、名称「テスト回路、テスト装置及びそのテスト方法」、出願番号第202010892968.5号の中国特許出願の優先権を主張し、開示された全内容が援用により本願に組み込まれる。
本願は、テスト回路、テスト装置及びそのテスト方法に関する。
メモリはデータを記憶するためのデバイスであり、通常、複数のメモリアレイを備え、各メモリアレイに複数の記憶ユニットが備えられ、記憶ユニットはデータを記憶する基本ユニット構造とされ、各記憶ユニットはデータを記憶する機能を有する。
メモリに対して読み出し/書き込み操作を行う場合、パルス信号により制御を行う必要がある。例示的には、パルス信号はワードラインに接続されるトランジスタ対のオン及びオフを制御するために使用でき、具体的には、パルス信号が有効である場合、記憶ユニットは読み出し又は書き込み操作を行い、パルス信号が無効である場合、記憶ユニットは元のデータを保持する。メモリの読み出し/書き込み速度に対する要求が高まるにつれて、パルス信号の送信周波数をさらに上げるとともにパルス幅を減少させる必要がある。パルス信号の信頼性を確保するために、テスト回路によってパルス幅をテストし、生成されたパルス信号が設計された信号と同じにする必要がある。
複数の実施例によれば、本願の第1態様は、
テスト対象のパルス信号を受信し、前記パルス信号に応じて第1サンプリング信号を生成するように構成される第1サンプリングモジュールと、
前記パルス信号を受信し、前記パルス信号に応じて第2サンプリング信号を生成するように構成される第2サンプリングモジュールと、を備え、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト回路を提供する。
複数の実施例によれば、本願の第2態様は、
前記テスト回路と、
前記テスト回路に接続され、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するように構成される分析モジュールと、を備える、テスト装置を提供する。
複数の実施例によれば、本願の第3態様は、前記テスト装置に基づいて実現され、
テスト対象のパルス信号を受信するステップと、
前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成するステップと、
前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する、テスト方法を提供する。
本願の1つ又は複数の実施例の詳細は以下の図面及び説明に記載されている。本願の他の特徴及び利点は、明細書、図面及び特許請求の範囲から明らかになる。
本願の実施例又は従来技術の技術的解決手段をより明確に説明するために、以下、実施例又は従来技術の説明に使用される必要がある図面を簡単に説明し、明らかなように、以下の説明における図面は単に本願のいくつかの実施例であり、当業者であれば、創造的な労力を要することなく、これらの図面に基づいて他の図面を想到し得る。
第1実施例のテスト回路の構造模式図である。 一実施例の信号タイミング図である。 第2実施例のテスト回路の構造模式図である。 第3実施例のテスト回路の構造模式図である。 第4実施例のテスト回路の構造模式図である。 別の実施例の信号タイミング図である。 第5実施例のテスト回路の構造模式図である。 一実施例のテスト装置の構造模式図である。 一実施例のテスト方法のフローチャートである。
パルス幅が狭くなるにつれて、パルス幅のテスト回路及びテスト装置に求められる要件がより高くなり、現在のテスト回路では、ますます狭くなってきたパルス幅を正確にテストすることができなくなる。
本願の実施例を理解しやすくするために、以下、関連図面を参照しながら本願の実施例をより完全に説明する。図面には本願の実施例の好ましい実施例が示されている。しかしながら、本願の実施例は多くの異なる形態で実現されてもよく、本明細書で説明される実施例に限定されない。むしろ、これらの実施例は、本願の実施例の開示内容をより完全にするために提供される。
別段の定義がない限り、本明細書に使用されるすべての技術及び科学用語は、本願の実施例の技術領域に属する当業者が通常理解する意味と同じである。本明細書では、本願の実施例の明細書に使用される用語は、単に具体的な実施例を説明するために用いられるが、本願の実施例を限定するものではない。本明細書に使用される用語「及び/又は」は1つ又は複数の関連する列挙される項目の任意及びすべての組合せを含む。
本願の実施例の説明では、理解する必要がある点として、用語「上」、「下」、「垂直」、「水平」、「内」、「外」などで指示される方向又は位置関係は、図示に基づく方向又は位置関係であり、単に本願の実施例を説明しやすくし且つ説明を簡素化するために用いられるが、係る装置又は素子が必ず特定の方向を有したり、特定の方向で構成及び操作されたりすることを指示又は暗示せず、従って、本願の実施例を限定するものではないと理解すべきである。
図1は第1実施例のテスト回路10の構造模式図であり、テスト回路10はテスト対象のパルス信号を処理し、処理後の信号によってテスト対象のパルス信号のパルス幅を取得するように構成され、図1に示すように、本実施例では、テスト回路10は第1サンプリングモジュール100及び第2サンプリングモジュール200を備える。第1サンプリングモジュール100及び第2サンプリングモジュール200はサンプリング回路であってもよい。
第1サンプリングモジュール100は、テスト対象のパルス信号を受信し、前記パルス信号に応じて第1サンプリング信号を生成するように構成される。
テスト対象のパルス信号は、パルス発生器によって生成され、少なくとも2つの経路に分割され、一方のパルス信号はテストを行うようにテスト回路10に伝送され、他方のパルス信号はメモリアレイのデータ読み出し/書き込みを制御するようにメモリアレイに伝送される。テスト対象のパルス信号には少なくとも1つのパルスが含まれ、パルス信号のパルス幅とは、パルスの高レベルの持続時間である。パルス信号に複数のパルスが含まれる場合、複数のパルスのパルス幅は同じであってもよいし、異なってもよい。
具体的には、1つのパルスを例として説明を行い、理解できるように、一定のパルス幅を有する信号は必ず1つの立ち上がりエッジ及び1つの立ち下がりエッジを有し、立ち上がりエッジ時刻と立ち下がりエッジ時刻との時間間隔がパルス幅である。パルス信号に応じて第1サンプリング信号を生成することは、パルス信号のレベル変化に応答して第1サンプリング信号を生成し、即ち、パルス信号の立ち上がりエッジ又は立ち下がりエッジに応答して第1サンプリング信号を生成することである。
第2サンプリングモジュール200は、前記パルス信号を受信し、前記パルス信号に応じて第2サンプリング信号を生成するように構成される。
具体的には、第1サンプリングモジュール100は、パルス信号の立ち上がりエッジ及び立ち下がりエッジのうちの一方に応答して第1サンプリング信号を生成し、第2サンプリングモジュール200は、パルス信号の立ち上がりエッジ及び立ち下がりエッジのうちの他方に応答して第2サンプリング信号を生成する。前記第2サンプリング信号と前記第1サンプリング信号は位相差を有する。例えば、第1サンプリング信号と第2サンプリング信号は同じ信号波形を有するが、タイミングの位相差があるようにしてもよく、即ち、第1サンプリング信号と第2サンプリング信号のうちの一方の信号に対して位相差に対応する遅延を行うと、他方の信号と重なる。第1サンプリング信号と第2サンプリング信号の生成原理からわかるように、前記位相差は前記パルス信号のパルス幅に等しく、従って、第1サンプリング信号と第2サンプリング信号に応じてパルス信号のパルス幅をさらに取得することができる。
本実施例では、テスト回路10は、テスト対象のパルス信号を受信し、前記パルス信号に応じて第1サンプリング信号を生成するように構成される第1サンプリングモジュール100と、前記パルス信号を受信し、前記パルス信号に応じて第2サンプリング信号を生成するように構成される第2サンプリングモジュール200と、を備え、前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する。本実施例では、1つのパルス信号に基づいて2つのサンプリング信号を生成し、即ち、パルス幅が狭いパルス信号を、認識及び計算がより容易な第1サンプリング信号と第2サンプリング信号に分けることで、後続の分析モジュール20のテスト速度及びテスト精度の要件を低下させ、それにより正確性がより高いテスト回路10が提供される。
さらに、同じ波形の第1サンプリング信号と第2サンプリング信号を生成することで、第1サンプリング信号と第2サンプリング信号への認識の困難性を低減させることができ、それによりテスト精度が向上する。例示的には、第1サンプリング信号と第2サンプリング信号はいずれも方形波信号であってもよく、且つ同じ信号振幅、周波数及びデューティ比を有し、それにより第1サンプリング信号と第2サンプリング信号の立ち上がりエッジ又は立ち下がりエッジを認識することによって位相情報を取得することができる。第1サンプリング信号と第2サンプリング信号はいずれも正弦波信号であってもよく、且つ同じ信号振幅及び周波数を有し、それにより第1サンプリング信号と第2サンプリング信号の山又は谷を認識することによって位相情報を取得することができる。他の例では、第1サンプリング信号と第2サンプリング信号はいずれも三角波、のこぎり波などの他の波形の信号であってもよく、本願の実施例ではその波形を特に限定しない。
またさらに、第1サンプリング信号と第2サンプリング信号の信号波形が異なるとしても、第1サンプリング信号と第2サンプリング信号はいずれも入力されたパルス信号に基づいて生成され、分析モジュール20によって第1サンプリング信号と第2サンプリング信号の位相情報を取得でき、それによって2つの位相情報に応じて分析してパルス幅を取得できる限り、本願の特許範囲に属する。
一実施例では、前記第1サンプリングモジュール100は前記パルス信号の立ち下がりエッジに応答して前記第1サンプリング信号を生成し、前記第2サンプリングモジュール200は前記パルス信号の立ち上がりエッジに応答して前記第2サンプリング信号を生成する。
具体的には、図2は一実施例の信号タイミング図であり、図2に示すように、本実施例では、パルス信号に1つのパルスが含まれ、第1サンプリング信号と第2サンプリング信号の初期状態はいずれも0状態である。第1サンプリング信号はパルス信号の立ち下がりエッジに応答して状態切り替えが発生し、即ち、0状態から1状態に切り替え、第1サンプリング信号の状態切り替えの時刻はt2である。第2サンプリング信号はパルス信号の立ち上がりエッジに応答して状態切り替えが発生し、即ち、0状態から1状態に切り替え、第2サンプリング信号の状態切り替えの時刻はt1である。本実施例では、t1とt2との時間間隔はパルス幅T1である。本実施例では、2つの信号の切り替え時刻を取得することによってパルス幅を算出でき、テスターによって同一のパルスの時間間隔が非常に短い立ち上がりエッジ及び立ち下がりエッジをサンプリングする必要がなく、それによりテスターの応答速度の要件が低下するとともに、パルス幅のテスト精度が向上する。
一実施例では、前記第1サンプリングモジュール100の伝送経路での第1遅延時間と前記第2サンプリングモジュール200のデータ伝送経路での第2遅延時間は等しい。図1に更に示すように、パルス発生器の出力端子をAと定義し、第1サンプリング信号と第2サンプリング信号を同一の分析モジュール20に伝送して分析し、分析モジュール20の第1サンプリング信号を受信するポートをB1、分析モジュール20の第2サンプリング信号を受信するポートをB2と定義する場合、第1遅延時間は信号のAB1経路での伝送時間であり、第2遅延時間は信号のAB2経路での伝送時間である。例示的には、第1遅延時間と第2遅延時間が等しくなるように、第1サンプリングモジュール100と第2サンプリングモジュール200内にデータ処理時間と伝送時間がほぼ等しい素子を設けるようにしてもよい。本実施例では、遅延時間を等しく設定することによって、第1サンプリング信号と第2サンプリング信号の同期性を向上させることができ、それによって信号受信時刻の差によるテスト結果への影響を低減させる。なお、実際の回路の状況を考慮すると、上記時間が等しいことは、絶対的に等しいことを意味するのではなく、パルス幅のテストに対する該誤差の影響が非常に小さい限り、例えば、1%の誤差などの一定の誤差が許容される。
図3は第2実施例のテスト回路10の構造模式図であり、図3に示すように、本実施例では、前記第1サンプリングモジュール100は、前記パルス信号に応答して、第1被サンプリング信号をサンプリングして第1一時記憶信号を生成するように構成される第1一時記憶ユニット110を備え、前記第1一時記憶ユニット110のトリガーのタイプはエッジトリガーであり、前記第1一時記憶信号のエッジは前記パルス信号の第1エッジに対応し、且つ前記第1サンプリング信号のエッジに対応する。前記第1一時記憶ユニット110は、フリップフロップ、ラッチ、及びレジスタのうちの1種又は複数種を含む。
本実施例では、第1一時記憶ユニット110はパルス信号のエッジに対してサンプリング及びラッチを行うようにしてもよく、それにより第1一時記憶信号を正確かつ安定的に出力する。さらに、第1一時記憶信号のエッジがパルス信号の第1エッジ(例えば、立ち下がりエッジ)に対応するため、第1一時記憶信号を第1サンプリング信号として出力し、さらに入力されたパルス信号のパルス幅を分析することができる。理解できるように、第1遅延時間と第2遅延時間を等しくするために、第2サンプリングモジュール200内に第2一時記憶ユニット220を設けてもよく、且つ第2一時記憶ユニット220は第1一時記憶ユニット110の構造と同じであり、それにより信号の同期性及びテスト結果の正確性を向上させる。
一実施例では、前記第1サンプリングモジュール100は、入力端子が前記パルス信号に接続され、出力端子が前記第1一時記憶ユニット110の駆動端子に接続され、前記パルス信号を受信し、反転後の前記パルス信号を前記第1一時記憶ユニット110に出力するように構成される第3インバーター140をさらに備える。
第1一時記憶ユニット110と第2一時記憶ユニット220のサンプリングエッジが異なることを実現するために、一方では、一時記憶ユニットの内部構造内に応答する設置を行ってもよく、即ち、例示的には、第1一時記憶ユニット110を立ち下がりエッジに応答させ、且つ第2一時記憶ユニット220を立ち上がりエッジに応答させる。他方では、第1一時記憶ユニット110と第2一時記憶ユニット220の内部構造を完全に同じにするが、入力された信号を変更することによって異なるエッジのサンプリングを実現するようにしてもよい。即ち、例示的には、第1一時記憶ユニット110と第2一時記憶ユニット220の両方を立ち上がりエッジに応答させるが、第1一時記憶ユニット110の前に第3インバーター140を設け、入力されたパルス信号は第3インバーター140を通過した後、元の0状態が1状態に反転され、且つ元の1状態が0状態に反転され、このようにして、元の信号の立ち上がりエッジを立ち下がりエッジに変換し、且つ元の信号の立ち下がりエッジを立ち上がりエッジに変換する。本実施例の上記構造によって、第1一時記憶ユニット110は反転されたパルス信号の立ち上がりエッジをサンプリングするが、実際にパルス信号の立ち下がりエッジをサンプリングすることができ、また、第2一時記憶ユニット220の前にインバーターが接続されておらず、それにより異なるエッジをサンプリングする第1一時記憶ユニット110及び第2一時記憶ユニット220を実現する。
さらに、第1遅延時間と第2遅延時間を同じにするために、第2一時記憶ユニット220のデータ伝送経路に、第3インバーター140と同じ遅延時間を有する伝送ゲート210を設けてもよい。図3に示す実施例では、伝送ゲート210はパルス発生器と第2一時記憶ユニット220との間に設けられ、他の実施例では、伝送ゲート210は第2一時記憶ユニット220の出力端子に接続されてもよく、同様に上記遅延時間を同じにするという効果を実現できる。
図4は第3実施例のテスト回路10の構造模式図であり、図4に示すように、本実施例では、第1一時記憶ユニット110と第2一時記憶ユニット220はいずれもDフリップフロップであり、第1一時記憶ユニット110及び第2一時記憶ユニット220の入力端子はいずれも被サンプリング信号源に接続され、第1一時記憶ユニット110及び第2一時記憶ユニット220のリセット端子はいずれもリセット信号源に接続され、第1一時記憶ユニット110の駆動端子は反転されたパルス信号に接続され、第2一時記憶ユニット220の駆動端子はパルス信号に接続される。被サンプリング信号源は定出力を有し、本実施例では、被サンプリング信号源は一定した高レベルを出力してもよい。リセット信号源により出力されたリセット信号がイネーブルである場合、第1一時記憶ユニット110と第2一時記憶ユニット220はいずれも0状態を出力し、リセット信号源により出力されたリセット信号がディセーブルである場合、第1一時記憶ユニット110と第2一時記憶ユニット220はそれぞれ駆動端子により入力された信号に応答して被サンプリング信号をサンプリングし、それによりそれぞれ異なる時刻において1状態の出力に切り替える。
他の実施例では、リセット信号源をセット信号源に置換してもよく、第1一時記憶ユニット110及び第2一時記憶ユニット220のセット端子はいずれもセット信号源に接続され、被サンプリング信号源は一定した低レベルを出力する。前の実施例と同様に、セット信号源により出力されたセット信号がイネーブルである場合、第1一時記憶ユニット110と第2一時記憶ユニット220はいずれも1状態を出力し、セット信号源により出力されたセット信号がディセーブルである場合、第1一時記憶ユニット110と第2一時記憶ユニット220はそれぞれ駆動端子により入力された信号に応答して被サンプリング信号をサンプリングし、それによりそれぞれ異なる時刻において0状態の出力に切り替える。
図5は第4実施例のテスト回路10の構造模式図であり、図5に示すように、本実施例では、前記第1サンプリングモジュール100は、前記第1一時記憶ユニット110とともに第1フィードバックループを構成する第1インバーター120をさらに備え、前記第1フィードバックループは前記パルス信号に応答し、第1フィードバック信号を生成するように構成され、前記第1フィードバック信号のエッジは前記パルス信号の第1エッジに対応する。理解できるように、上述した実施例に係るテスト回路10は、連続する複数のパルスのパルス幅をテストするには、リセット信号源により入力された信号を切り替える必要があり、且つ、パルス幅を正確にテストするには、リセット信号の切り替えはパルスの到達時刻にマッチンする必要がある。
具体的には、前記第1インバーター120は、入力端子が前記第1一時記憶ユニット110の出力端子に接続され、出力端子が前記第1一時記憶ユニット110の入力端子に接続され、前記第1一時記憶信号を反転して第1フィードバック信号を生成するように構成される。
本実施例では、第1一時記憶ユニット110と第1インバーター120によって第1フィードバックループが構成され、第1フィードバック信号によってフィードバックを行うことで、テスト回路10の第1サンプリングモジュール100の自動切り替え及びテストを実現することができる。これに対応して、第2サンプリングユニット内にも第4インバーター230を設け、第2一時記憶ユニット220が第4インバーター230とともに第2フィードバックループを構成し、それにより第2サンプリングモジュール200の自動切り替え及びテストを実現する。さらに、図6は別の実施例の信号タイミング図であり、図6に示すように、第1フィードバック信号のエッジをパルス信号の立ち下がりエッジに対応させ、第2フィードバック信号のエッジをパルス信号の立ち上がりエッジに対応させ、第1フィードバック信号を第1サンプリング信号として出力し、第2フィードバック信号を第2サンプリング信号として出力するようにしてもよい。
図7は第5実施例のテスト回路10の構造模式図であり、図7に示すように、本実施例では、前記第1サンプリングモジュール100は、入力端子が前記第1インバーター120の出力端子に接続され、前記第1フィードバック信号を受信し、前記第1フィードバック信号に応じて前記第1サンプリング信号を生成する第2インバーター130をさらに備える。本実施例では、第2インバーター130が設けられることで、第1サンプリング信号の切り替え方式を第1一時記憶ユニット110により出力された信号の切り替え方式に対応させることができる。
図7に更に示すように、本実施例では、前記第2サンプリングモジュール200は、伝送ゲート210、第2一時記憶ユニット220、第4インバーター230及び第5インバーター240を備え、
前記伝送ゲート210は、入力端子が前記パルス信号に接続され、出力端子が前記第2一時記憶ユニット220の駆動端子に接続され、前記パルス信号を前記第2一時記憶ユニット220に伝送するように構成され、
前記第2一時記憶ユニット220は、入力端子が前記第4インバーター230の出力端子に接続され、前記パルス信号に応答して、前記第4インバーター230により出力された信号をサンプリングして第2一時記憶信号を生成するように構成され、前記第2一時記憶信号のエッジは前記パルス信号の第2エッジに対応し、
前記第4インバーター230は、前記第2一時記憶信号を反転して第2フィードバック信号を生成するように構成され、
前記第5インバーター240は、入力端子が前記第4インバーター230の出力端子に接続され、前記第2フィードバック信号を受信し、前記第2フィードバック信号に応じて前記第2サンプリング信号を生成するように構成される。
具体的には、第1一時記憶ユニット110は第2一時記憶ユニット220に対応し、第1インバーター120は第4インバーター230に対応し、第2インバーター130は第5インバーター240に対応し、第3インバーター140は伝送ゲート210に対応し、従って、本実施例の第2サンプリングモジュール200は上述した第1サンプリングモジュール100の実施形態を参照すればよく、ここでは詳細な説明を省略する。
図8は一実施例のテスト装置の構造模式図であり、図8に示すように、本実施例では、テスト装置は、上記テスト回路10と、前記テスト回路10に接続され、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するように構成される分析モジュール20と、を備える。分析モジュール20は分析回路であってもよい。テスト回路10の具体的な限定について、上述したそれについての限定を参照すればよく、ここでは詳細な説明を省略する。本実施例では、テスト回路10及び分析モジュール20によって、パルス幅を正確にテストできるテスト装置を実現する。
図9は一実施例のテスト方法のフローチャートであり、上記テスト装置に基づいて実現され、図9に示すように、本実施例では、前記方法はS100~S300を含む。
S100では、テスト対象のパルス信号を受信し、
S200では、前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成し、
S300では、前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得し、
前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有する。
ただし、テスト方法の具体的な限定について、上述したテスト装置についての限定を参照すればよく、ここでは詳細な説明を省略する。
図9のフローチャートにおける各ステップは矢印の指示に従って順に示されているが、これらのステップは必ずしも矢印で指示される順序で順に実行されるわけではないことは理解されたい。本明細書に明確な説明がない限り、これらのステップの実行順序について特に制限せず、これらのステップは他の順序で実行されてもよい。また、図9における少なくとも一部のステップは複数のサブステップ又は複数の段階を含んでもよく、これらのサブステップ又は段階は必ずしも同一の時刻に実行されるわけではなく、異なる時刻に実行されてもよく、これらのサブステップ又は段階の実行順序は必ずしも順に行われるわけではなく、他のステップ又は他のステップのサブステップ又は段階の少なくとも一部と交互に又は交替して実行されてもよい。
上記実施例の各技術的特徴を任意に組み合わせることができ、説明を簡潔にするために、上記実施例の各技術的特徴のすべての可能な組合せを説明していないが、これらの技術的特徴の組合せは矛盾しない限り、本明細書に記載の範囲に属すると見なされるべきである。
上記実施例は単に本願の実施例のいくつかの実施形態を説明し、その説明は具体的かつ詳細であるが、発明の特許範囲を限定するものではないと理解すべきである。ただし、当業者であれば、本願の実施例の構想を逸脱せずにいくつかの変形や改良を行うことができ、これらはすべて本願の実施例の特許範囲に属する。従って、本願の実施例の特許の特許範囲は添付の特許請求の範囲に準じるべきである。
10 テスト回路
210 伝送ゲート
200 第2サンプリングモジュール
130 第2インバーター
220 第2一時記憶ユニット
140 第3インバーター
230 第4インバーター
240 第5インバーター
100 第1サンプリングモジュール
120 第1インバーター
110 第1一時記憶ユニット
20 分析モジュール

Claims (9)

  1. パルス幅のテスト回路であって、
    テスト対象のパルス信号を受信し、前記パルス信号の反転信号をサンプリングして第1サンプリング信号を生成するように構成される第1サンプリングモジュールと、
    前記パルス信号を受信し、前記パルス信号をサンプリングして第2サンプリング信号を生成するように構成される第2サンプリングモジュールと、を備え、
    前記第2サンプリング信号と前記第1サンプリング信号は、前記パルス信号のパルス幅に等しい位相差を有
    前記第1サンプリングモジュールは、第1一時記憶ユニット及び第1インバーターを備え、前記第1一時記憶ユニットは、前記第1インバーターとともに第1フィードバックループを構成し、
    前記第1一時記憶ユニットの入力端子は、前記第1インバーターの出力端子に接続され、前記第1一時記憶ユニットは、前記パルス信号の反転信号に応答して前記第1インバーターにより出力された第1フィードバック信号をサンプリングして第1一時記憶信号を生成するように構成され、前記第1一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第1一時記憶信号のエッジは前記パルス信号の第1エッジに対応し、且つ前記第1サンプリング信号のエッジに対応し、
    前記第1インバーターの入力端子は、前記第1一時記憶ユニットの出力端子に接続され、前記第1インバーターの入力端子は、前記第1一時記憶信号を反転して第1フィードバック信号を生成し、前記第1フィードバック信号を前記第1サンプリング信号として出力するように構成され、前記第1フィードバック信号のエッジは前記パルス信号の第1エッジに対応し、
    前記第2サンプリングモジュールは、第2一時記憶ユニットおよび第4インバーターを備え、前記第2一時記憶ユニットは、前記第4インバーターとともに第2フィードバックループを構成し、
    前記第2一時記憶ユニットの入力端子は、前記第4インバーターの出力端子に接続され、前記第2一時記憶ユニットは、前記パルス信号に応答して、前記第4インバーターにより出力された信号をサンプリングして第2一時記憶信号を生成するように構成され、前記第2一時記憶ユニットのトリガーのタイプはエッジトリガーであり、前記第2一時記憶信号のエッジは前記パルス信号の第2エッジに対応し、且つ前記第2サンプリング信号のエッジに対応し、
    前記第4インバーターの入力端子は、前記第2一時記憶ユニットの出力端子に接続され、前記第4インバーターは、前記第2一時記憶信号を反転して第2フィードバック信号を生成し、前記第2フィードバック信号を前記第2サンプリング信号として出力するように構成され、前記第2フィードバック信号のエッジは前記パルス信号の第2エッジに対応する、ことを特徴とするパルス幅のテスト回路。
  2. 前記第1サンプリングモジュールは前記パルス信号の立ち下がりエッジに応答して前記第1サンプリング信号を生成し、前記第2サンプリングモジュールは前記パルス信号の立ち上がりエッジに応答して前記第2サンプリング信号を生成し、
    前記第1サンプリングモジュールの伝送経路での第1遅延時間と前記第2サンプリングモジュールのデータ伝送経路での第2遅延時間は等しい、ことを特徴とする請求項1に記載のパルス幅のテスト回路。
  3. 前記第1一時記憶ユニットは、フリップフロップ、ラッチ、及びレジスタのうちの1種又は複数種を含む、ことを特徴とする請求項に記載のパルス幅のテスト回路。
  4. 前記第1サンプリングモジュールは、
    入力端子が前記第1インバーターの出力端子に接続され、前記第1フィードバック信号を受信し、前記第1フィードバック信号を反転し、反転後の前記第1フィードバック信号を前記第1サンプリング信号として出力するように構成される第2インバーター
    入力端子が前記パルス信号を受信し、出力端子が前記第1一時記憶ユニットのクロック端子に接続され、前記パルス信号を受信し、反転後の前記パルス信号を前記第1一時記憶ユニットに出力するように構成される第3インバーターと、をさらに備える、ことを特徴とする請求項に記載のパルス幅のテスト回路。
  5. 前記第2サンプリングモジュールはさらに、伝送ゲート及び第5インバーターを備え、
    前記伝送ゲートは、入力端子が前記パルス信号を受信し、出力端子が前記第2一時記憶ユニットのクロック端子に接続され、前記パルス信号を前記第2一時記憶ユニットに伝送するように構成され
    記第5インバーターは、入力端子が前記第4インバーターの出力端子に接続され、前記第2フィードバック信号を受信し、前記第2フィードバック信号を反転し、反転後の前記第2フィードバック信号を前記第2サンプリング信号として出力するように構成される、ことを特徴とする請求項に記載のパルス幅のテスト回路。
  6. 前記第1サンプリング信号及び前記第2サンプリング信号はいずれも方形波信号であり、同じ信号振幅、周波数及びデューティ比を有する、ことを特徴とする請求項1に記載のパルス幅のテスト回路。
  7. 記第1一時記憶ユニット及び前記第2一時記憶ユニットはいずれも立ち上がりエッジに応答するものである、ことを特徴とする請求項に記載のパルス幅のテスト回路。
  8. パルス幅のテスト装置であって、
    請求項1~のいずれか1項に記載のパルス幅のテスト回路と、
    前記パルス幅のテスト回路に接続され、前記第1サンプリング信号と前記第2サンプリング信号との間の位相差を計算して、前記パルス信号のパルス幅を取得するように構成される分析モジュールと、を備え、前記位相差は前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト装置。
  9. 請求項に記載のパルス幅のテスト装置に基づくパルス幅のテスト方法であって、
    テスト対象のパルス信号を受信するステップと、
    前記パルス信号に応じて第1サンプリング信号と第2サンプリング信号を生成するステップと、
    前記第1サンプリング信号と前記第2サンプリング信号を取得し、前記第1サンプリング信号と前記第2サンプリング信号に応じて前記パルス信号の幅を取得するステップと、を含み、
    前記第2サンプリング信号と前記第1サンプリング信号との間の位相差を計算して前記パルス信号のパルス幅を取得し、前記位相差は、前記パルス信号のパルス幅に等しい、ことを特徴とするパルス幅のテスト方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114113802B (zh) * 2020-08-31 2023-01-24 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法
CN115542021A (zh) * 2021-06-30 2022-12-30 脸萌有限公司 脉冲信号宽度测量装置、方法、系统和介质
CN117538622B (zh) * 2024-01-08 2024-03-26 湖南进芯电子科技有限公司 脉冲宽度测量电路和脉冲宽度测量方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011153971A (ja) 2010-01-28 2011-08-11 Oki Semiconductor Co Ltd 半導体装置及びパルス幅検出方法
JP7280857B2 (ja) 2016-05-27 2023-05-24 インテグリス・インコーポレーテッド 被覆された多孔質ポリマー膜

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890270A (en) 1988-04-08 1989-12-26 Sun Microsystems Method and apparatus for measuring the speed of an integrated circuit device
US5083299A (en) 1990-07-16 1992-01-21 Unisys Corporation Tester for measuring signal propagation delay through electronic components
JPH07280857A (ja) * 1994-04-05 1995-10-27 Sony Corp パルス幅測定回路
JP3557059B2 (ja) * 1996-11-27 2004-08-25 富士通株式会社 パルス幅制御装置
JP3740270B2 (ja) * 1998-01-30 2006-02-01 ローム株式会社 時間伸長回路
US6710637B1 (en) * 2002-04-29 2004-03-23 National Semiconductor Corporation Non-overlap clock circuit
US6720810B1 (en) * 2002-06-14 2004-04-13 Xilinx, Inc. Dual-edge-correcting clock synchronization circuit
TWI376876B (en) * 2006-10-23 2012-11-11 Realtek Semiconductor Corp Fraction-n frequency divider and method thereof
TWI331854B (en) * 2006-12-15 2010-10-11 Ind Tech Res Inst All digital pulse-width control apparatus
US8401140B2 (en) * 2008-09-05 2013-03-19 Freescale Semiconductor, Inc. Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal
JP5262630B2 (ja) * 2008-12-01 2013-08-14 富士通株式会社 セルフテスト回路を有するクロック生成回路
KR20130032505A (ko) * 2011-09-23 2013-04-02 에스케이하이닉스 주식회사 반도체 시스템
KR20130082303A (ko) * 2012-01-11 2013-07-19 한국전자통신연구원 직렬화기
US8874999B1 (en) * 2012-01-31 2014-10-28 Xilinx, Inc. Pulse width determination for phase detection
CN103809025B (zh) * 2012-11-15 2016-06-08 上海船舶运输科学研究所 船舶发电机组并网相位差检测方法
US9059685B2 (en) 2013-07-30 2015-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Circuit and method for pulse width measurement
US9541591B2 (en) * 2014-08-11 2017-01-10 Synopsys, Inc. Periodic signal measurement using statistical sampling
CN105515571B (zh) * 2015-12-02 2018-07-20 上海兆芯集成电路有限公司 延迟锁定回路
JP2017103629A (ja) 2015-12-02 2017-06-08 富士通株式会社 遅延回路、dll回路および遅延回路の故障救済方法
CN106443179B (zh) * 2016-08-30 2019-06-11 石家庄数英仪器有限公司 一种ps级的时间频率测量电路和测量方法
KR102522115B1 (ko) * 2016-09-28 2023-04-14 주식회사 엘엑스세미콘 게이트구동회로, 레벨시프터 및 표시장치
CN106569032B (zh) * 2016-10-17 2019-05-31 长沙开元仪器股份有限公司 一种基于嵌入式微控制器的信号频率和占空比的检测方法
CN106707034A (zh) * 2016-12-26 2017-05-24 哈尔滨工业大学 基于Windows系统函数和多线程技术的脉冲信号检测方法
CN106597122B (zh) * 2017-01-10 2019-03-19 烟台大学 一种雷达及通信信号的脉冲宽度检测算法
US9971312B1 (en) * 2017-07-07 2018-05-15 Qualcomm Incorporated Pulse to digital converter
KR102425531B1 (ko) * 2017-11-28 2022-07-28 삼성디스플레이 주식회사 전력관리회로 및 이를 포함하는 표시장치
CN110082593B (zh) * 2018-01-25 2024-10-15 深圳市英特瑞半导体科技有限公司 一种相位测量方法及相位测量装置
CN209656779U (zh) * 2018-11-29 2019-11-19 北京北广科技股份有限公司 一种脉冲测量系统
CN114121132B (zh) * 2020-08-31 2023-10-13 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法
CN114113802B (zh) * 2020-08-31 2023-01-24 长鑫存储技术(上海)有限公司 测试电路、测试装置及其测试方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011153971A (ja) 2010-01-28 2011-08-11 Oki Semiconductor Co Ltd 半導体装置及びパルス幅検出方法
JP7280857B2 (ja) 2016-05-27 2023-05-24 インテグリス・インコーポレーテッド 被覆された多孔質ポリマー膜

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HARADA, Ryo; MITSUYAMA, Yukio; HASHIMOTO, Masanori; ONOYE, Takao,"Impact of NBTI-Induced Pulse-Width Modulation on SET Pulse-Width Measurement",IEEE Transactions on Nuclear Science,2013年08月14日,Vol. 60, No. 4,pp. 2630-2634, DOI: 10.1109/TNS.2012.2232680

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