JPH04291550A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH04291550A JPH04291550A JP3056379A JP5637991A JPH04291550A JP H04291550 A JPH04291550 A JP H04291550A JP 3056379 A JP3056379 A JP 3056379A JP 5637991 A JP5637991 A JP 5637991A JP H04291550 A JPH04291550 A JP H04291550A
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- Japan
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- circuit
- transfer gate
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- Withdrawn
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- 230000004913 activation Effects 0.000 claims description 20
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路内で使
用されるデジタルデータ転送回路に関するものである。 近年の半導体集積回路ではその動作速度の高速化が益々
要請されているため、デジタルデータ転送回路において
も正確かつ高速に動作することが要請されている。
用されるデジタルデータ転送回路に関するものである。 近年の半導体集積回路ではその動作速度の高速化が益々
要請されているため、デジタルデータ転送回路において
も正確かつ高速に動作することが要請されている。
【０００２】
【従来の技術】従来のデータ転送回路は例えば図６に示
すように入力データＤｉｎは転送ゲート１に入力され、
その転送ゲート１は活性化信号Φが入力された時に限り
入力データＤｉｎをデータ保持回路２に出力する。そし
て、データ保持回路２は転送ゲート１から入力される入
力データＤｉｎを保持して後続回路に出力する。
すように入力データＤｉｎは転送ゲート１に入力され、
その転送ゲート１は活性化信号Φが入力された時に限り
入力データＤｉｎをデータ保持回路２に出力する。そし
て、データ保持回路２は転送ゲート１から入力される入
力データＤｉｎを保持して後続回路に出力する。
【０００３】
【発明が解決しようとする課題】ところが、上記のよう
なデータ転送回路では転送ゲート１が活性化信号Φによ
り活性化されると入力データＤｉｎがデータ保持回路２
に保持されると同時に同データ保持回路２から後続回路
へ出力されるため、活性化信号Φの周期及びパルス幅を
短縮して動作速度の向上を図ると、入力データＤｉｎが
ＨレベルからＬレベルあるいはＬレベルからＨレベルへ
移行する過渡状態において転送ゲート１に活性化信号Φ
が入力されて同転送ゲート１が活性化された場合に、過
渡状態にある入力データＤｉｎがデータ保持回路２で瞬
間的に誤データとして保持されて後続回路に出力される
ことがある。従って、動作の高速化を図ると誤データを
出力する可能性が高くなるという問題点がある。
なデータ転送回路では転送ゲート１が活性化信号Φによ
り活性化されると入力データＤｉｎがデータ保持回路２
に保持されると同時に同データ保持回路２から後続回路
へ出力されるため、活性化信号Φの周期及びパルス幅を
短縮して動作速度の向上を図ると、入力データＤｉｎが
ＨレベルからＬレベルあるいはＬレベルからＨレベルへ
移行する過渡状態において転送ゲート１に活性化信号Φ
が入力されて同転送ゲート１が活性化された場合に、過
渡状態にある入力データＤｉｎがデータ保持回路２で瞬
間的に誤データとして保持されて後続回路に出力される
ことがある。従って、動作の高速化を図ると誤データを
出力する可能性が高くなるという問題点がある。
【０００４】この発明の目的は、誤データの出力を防止
しながら動作の高速化を図り得るデータ転送回路を提供
することにある。
しながら動作の高速化を図り得るデータ転送回路を提供
することにある。
【０００５】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、入力データＤｉｎを保持するデー
タ保持回路２をそれぞれ入力端子に転送ゲート１を接続
した状態で直列に複数段接続し、各転送ゲート１はそれ
ぞれ異なるタイミングで入力される活性化信号Φで後段
のものから一つずつ順次オン動作させている。
図である。すなわち、入力データＤｉｎを保持するデー
タ保持回路２をそれぞれ入力端子に転送ゲート１を接続
した状態で直列に複数段接続し、各転送ゲート１はそれ
ぞれ異なるタイミングで入力される活性化信号Φで後段
のものから一つずつ順次オン動作させている。
【０００６】
【作用】入力データＤｉｎは各データ保持回路２に確実
に保持された後に後続回路に出力される。
に保持された後に後続回路に出力される。
【０００７】
【実施例】以下、この発明を具体化した第一の実施例を
図２及び図３に従って説明する。図２はこの発明をパイ
プライン型半導体記憶装置に具体化したものであり、第
一のラッチ回路３ａとメモリセル４及び第二、第三のラ
ッチ回路３ｂ，３ｃが直列に接続されている。第一及び
第三のラッチ回路３ａ，３ｃには図４に示す活性化信号
Φ１が入力され、第二のラッチ回路３ｂには活性化信号
Φ１とは異なるタイミングで出力される活性化信号Φ２
が入力され、各ラッチ回路３ａ〜３ｃは前記従来例の転
送ゲート１とデータ保持回路２とから構成され、各活性
化信号Φ１，Φ２に基づいて入力データを保持して出力
するものである。そして、入力信号Ｖｉｎは第一のラッ
チ回路３ａに入力され、同第一のラッチ回路３ａに活性
化信号Φ１が入力されると、その入力信号Ｖｉｎが同第
一のラッチ回路３ａに保持されてメモリセル４に出力さ
れ、その入力信号Ｖｉｎに基づくメモリセル４の出力デ
ータが第二のラッチ回路３ｂに入力データＤｉｎとして
入力されるようになっている。
図２及び図３に従って説明する。図２はこの発明をパイ
プライン型半導体記憶装置に具体化したものであり、第
一のラッチ回路３ａとメモリセル４及び第二、第三のラ
ッチ回路３ｂ，３ｃが直列に接続されている。第一及び
第三のラッチ回路３ａ，３ｃには図４に示す活性化信号
Φ１が入力され、第二のラッチ回路３ｂには活性化信号
Φ１とは異なるタイミングで出力される活性化信号Φ２
が入力され、各ラッチ回路３ａ〜３ｃは前記従来例の転
送ゲート１とデータ保持回路２とから構成され、各活性
化信号Φ１，Φ２に基づいて入力データを保持して出力
するものである。そして、入力信号Ｖｉｎは第一のラッ
チ回路３ａに入力され、同第一のラッチ回路３ａに活性
化信号Φ１が入力されると、その入力信号Ｖｉｎが同第
一のラッチ回路３ａに保持されてメモリセル４に出力さ
れ、その入力信号Ｖｉｎに基づくメモリセル４の出力デ
ータが第二のラッチ回路３ｂに入力データＤｉｎとして
入力されるようになっている。
【０００８】このような構成では活性化信号Φ１が第一
及び第三のラッチ回路３ａ，３ｂに入力されると、入力
信号Ｖｉｎが第一のラッチ回路３ａに保持されてメモリ
セル４に出力されることによりメモリセル４から入力デ
ータＤｉｎが出力され、同時に第二のラッチ回路３ｂの
出力信号が第三のラッチ回路３ｃに保持されて同第三の
ラッチ回路３ｃから後続回路に出力される。
及び第三のラッチ回路３ａ，３ｂに入力されると、入力
信号Ｖｉｎが第一のラッチ回路３ａに保持されてメモリ
セル４に出力されることによりメモリセル４から入力デ
ータＤｉｎが出力され、同時に第二のラッチ回路３ｂの
出力信号が第三のラッチ回路３ｃに保持されて同第三の
ラッチ回路３ｃから後続回路に出力される。
【０００９】次いで、活性化信号Φ２が第二のラッチ回
路３ｂに入力されるとメモリセル４からの入力データＤ
ｉｎが同第二のラッチ回路３ｂに保持されて第三のラッ
チ回路３ｃに向かって出力され、次いで活性化信号Φ１
が再度入力されると前記動作が繰り返される。以上のよ
うに、このパイプライン型半導体記憶装置では活性化信
号Φ１に基づいてメモリセル４から出力される入力デー
タＤｉｎは続いて各ラッチ回路３ａ〜３ｃに入力される
活性化信号Φ２，Φ１によりラッチ回路３ｂ，３ｃを順
次転送されて後続回路に出力される。従って、各ラッチ
回路３ｂ，３ｃは同時に活性化されることはないので過
渡状態にある入力データＤｉｎがラッチ回路３ｂ，３ｃ
を経て後続回路に誤データとして出力されることはない
。この結果、活性化信号Φ１，Φ２を高速化すれば入力
データＤｉｎを各ラッチ回路３ｂ，３ｃで正確なデータ
として順次保持して、後続回路に高速で転送することが
できる。
路３ｂに入力されるとメモリセル４からの入力データＤ
ｉｎが同第二のラッチ回路３ｂに保持されて第三のラッ
チ回路３ｃに向かって出力され、次いで活性化信号Φ１
が再度入力されると前記動作が繰り返される。以上のよ
うに、このパイプライン型半導体記憶装置では活性化信
号Φ１に基づいてメモリセル４から出力される入力デー
タＤｉｎは続いて各ラッチ回路３ａ〜３ｃに入力される
活性化信号Φ２，Φ１によりラッチ回路３ｂ，３ｃを順
次転送されて後続回路に出力される。従って、各ラッチ
回路３ｂ，３ｃは同時に活性化されることはないので過
渡状態にある入力データＤｉｎがラッチ回路３ｂ，３ｃ
を経て後続回路に誤データとして出力されることはない
。この結果、活性化信号Φ１，Φ２を高速化すれば入力
データＤｉｎを各ラッチ回路３ｂ，３ｃで正確なデータ
として順次保持して、後続回路に高速で転送することが
できる。
【００１０】また、図４に示すようにメモリセル４に多
数のラッチ回路３ｂ〜３ｎを接続する場合には、各ラッ
チ３ｂ〜３ｎに図５に示すような活性化信号Φ１〜Φｎ
を順次入力すれば同様な効果を得ることができる。
数のラッチ回路３ｂ〜３ｎを接続する場合には、各ラッ
チ３ｂ〜３ｎに図５に示すような活性化信号Φ１〜Φｎ
を順次入力すれば同様な効果を得ることができる。
【００１１】
【発明の効果】以上詳述したように、この発明は誤デー
タの出力を防止しながら動作の高速化を図り得るデータ
転送回路を提供することができる優れた効果を発揮する
。
タの出力を防止しながら動作の高速化を図り得るデータ
転送回路を提供することができる優れた効果を発揮する
。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示すブロック図である
。
。
【図３】第一の実施例の活性化信号を示す波形図である
。
。
【図４】第二の実施例を示すブロック図である。
【図５】第二の実施例の活性化信号を示す波形図である
。
。
【図６】従来例を示すブロック図である。
１ 転送ゲート
２ データ保持回路
Ｄｉｎ 入力データ
Φ 活性化信号
Claims (1)
- 【請求項１】 入力データ（Ｄｉｎ）を保持するデー
タ保持回路（２）をそれぞれ入力端子に転送ゲート（１
）を接続した状態で直列に複数段接続し、各転送ゲート
（１）はそれぞれ異なるタイミングで入力される活性化
信号（Φ）で後段のものから順次一つずつオン動作させ
たことを特徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056379A JPH04291550A (ja) | 1991-03-20 | 1991-03-20 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3056379A JPH04291550A (ja) | 1991-03-20 | 1991-03-20 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291550A true JPH04291550A (ja) | 1992-10-15 |
Family
ID=13025630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3056379A Withdrawn JPH04291550A (ja) | 1991-03-20 | 1991-03-20 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291550A (ja) |
-
1991
- 1991-03-20 JP JP3056379A patent/JPH04291550A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |