JPH10134590A

JPH10134590A - シフトレジスタ回路

Info

Publication number: JPH10134590A
Application number: JP8287745A
Authority: JP
Inventors: Norio Watanabe; 紀夫渡辺
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】多ビット・シフトレジスタ回路に於いて、ク
ロックスキューによるデータシフトの誤動作を防止する
回路構成の提供。【解決手段】単一のフリップフロップ回路１１と、ｎ
ビット加算器１２と、２倍演算を実行するｎビット乗算
器１３とを設け、上記フリップフロップ回路１１の入力
端子に入力信号ＤＡＴＡが入力されると共に、上記フリ
ップフロップ回路１１の出力信号Ｑ_Aと上記乗算器１３
の出力信号とが、上記加算器１２の２つの入力端子に入
力され、該加算器１２のｎビット出力信号が、上記乗算
器１３の入力端子に入力されると共に、出力信号として
出力される構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に係るも
のであり、特に、フリップフロップ回路を利用したシフ
トレジスタ回路に関するものである。

【０００２】

【従来の技術】従来の複数のフリップフロップ回路を利
用した多ビット・シフトレジスタ回路に於いては、フリ
ップフロップ回路を直列に配列し、クロックパルスの周
波数に応じて、入力されたデータ信号をシフトしてい
る。

【０００３】例えば、ｎビットのシフトレジスタ回路で
は、ｎ個のフリップフロップ回路を直列に配列し、初段
のフリップフロップ回路の出力データ信号を、次段のフ
リップフロップ回路のデータ入力に接続し、該次段のフ
リップフロップ回路の出力は、更にその次の段のフリッ
プフロップ回路のデータ入力に接続することにより、シ
リアルなデータの流れを構成している。また、各々のフ
リップフロップ回路のクロック入力は、共通なクロック
入力よりｎ個のラインに分岐され、各フリップフロップ
回路のクロック入力へ供給される。また、通常は、リセ
ット信号により、シフトレジスタ回路のデータがすべて
クリアされるように、各フリップフロップ回路にリセッ
ト信号が入力されている。

【０００４】図３に、４ビットのシフトレジスタ回路を
示す。

【０００５】図において、３１、３２、３３及び３４
は、それぞれ、フリップフロップ回路であり、４ビット
のシフトレジスタ回路を構成する。なお、３５は、最終
段のフリップフロップ回路３４の出力に接続された、オ
ーバーフロー信号ＯＦ出力用フリップフロップ回路であ
る。また、ＤＡＴＡは入力データ信号、Ｑ_A、Ｑ_B、Ｑ_C
及びＱ_Dは４ビットの出力データ信号である。更に、Ｃ
ＬＫはクロックパルス、ＲＥＳＥＴはリセット信号であ
る。

【０００６】この図３に示す一般的な４ビット・シフト
レジスタ回路に於いては、各フリップフロップ回路のク
ロック入力に於いて、各々入力されるクロックパルスの
スキューにより、データシフトの誤動作が生じる。特
に、ゲートアレイ、スタンダードセルＩＣ等の自動レイ
アウト集積回路では、フリップフロップ回路等のセルの
配置が自動で行われるため、クロックラインの引き回し
も自動配線配置のプログラムにまかせられている。その
ため、クロックラインの配線長バラツキによる遅延バラ
ツキからクロックスキューが発生する可能性がある。ク
ロックスキューとは、シフトレジスタ回路の各々のフリ
ップフロップ回路のクロック入力に於ける位相のバラツ
キであり、レイアウトの配線長バラツキにより発生する
ものである。

【０００７】クロックパルスのスキュー対策を施した従
来のシフトレジスタ回路例を図４に示す。

【０００８】図において、４１、４２、４３及び４４
は、それぞれ、フリップフロップ回路であり、４ビット
のシフトレジスタ回路を構成する。また、ＤＡＴＡは入
力データ信号、Ｑ_A、Ｑ_B、Ｑ_C及びＱ_Dは４ビットの出力
データ信号である。更に、ＣＬＫはクロックパルス、Ｒ
ＥＳＥＴはリセット信号である。

【０００９】図４の従来の回路例では、４ビットのシフ
トレジスタ回路に於いて、各フリップフロップ回路のシ
フトクロックを後段側から入力させるとともに、クロッ
クラインの途中に遅延セル４５、４６及び４７を与える
ことにより、前段側のフリップフロップ回路のクロック
入力に遅延を設けているものである。これにより、デー
タシフト動作を正しく行わせようとしているものであ
る。

【００１０】クロックスキュー対策を施した従来の他の
回路例を図５に示す。

【００１１】図において、５１、５２、５３、５４、
…、５Ｎは、それぞれ、フリップフロップ回路であり、
ｎビットのシフトレジスタ回路を構成する。また、ＤＡ
ＴＡは入力データ信号、Ｑ_A、Ｑ_B、Ｑ_C、Ｑ_D、…、Ｑ_N
はｎビットの出力データ信号である。更に、ＣＬＫはク
ロックパルス、ＲＥＳＥＴはリセット信号である。

【００１２】図５の回路例では、多ビット・シフトレジ
スタ回路のクロックスキュー対策として、予めシフトク
ロックラインを複数（図の例では３本）に分岐させ、各
クロックラインに、それぞれ、ドライバセル６１、６２
及び６３を追加することにより、各フリップフロップ回
路に供給されるクロックパルスのスキューを低減させよ
うとしているものである。

【００１３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の複数のフリップフロップ回路を利用した回路例
では、何れの場合でも、集積回路に自動レイアウトした
際に、シフトクロックパルスのスキューによるデータシ
フトの誤動作が考えられる。

【００１４】図３の４ビット・シフトレジスタ回路に於
けるデータシフトの誤動作例を図６に示す。図６の波形
では、各ビットのフリップフロップ回路の出力データ
は、シフトクロックの立ち上がりによって、データをシ
フトしているものとする。

【００１５】図６では、４ビット・シフトレジスタ回路
の初段のフリップフロップ回路に入力するシフトクロッ
ク入力ＣＫ_Aの立ち上がり波形によって、データ入力
信号ＤＡＴＡを、初段フリップフロップ回路の出力Ｑ_A
へシフトしている。同時に、出力Ｑ_Aでのシフトデータ
は、２段目のフリップフロップ回路の入力データとな
る。２段目のフリップフロップ回路のクロック入力ＣＫ
_Bに於いて、上記ＣＫ_Aとの間にスキューが無い場合は、
出力Ｑ_Aのシフトデータは、ＣＫ_Bの立ち上がりより遅
れてシフトされるため、波形では初段フリップフロッ
プ回路の出力データＱ_Aを次段にはシフトさせず、次の
立ち上がり波形によって、シフトデータＱ_Aは次段に
シフトすることになる。

【００１６】以上は、正常なシフト動作が行われた場合
である。

【００１７】次に、クロック入力ＣＫ_Aの立ち上がり波
形と、クロック入力ＣＫ_Bの立ち上がり波形にスキュー
が発生した場合を、波形と波形で示す。波形は波
形に対してスキューが発生したものであり、さらに、
波形はシフトデータＱ_Aより遅延した信号となってい
る。この場合、立ち上がり波形により、データを次段
にシフトしてしまうために、データシフト動作に誤動作
が発生する。通常、回路設計する際は、少なからず、ク
ロックスキューは発生するため、上述した誤動作が問題
となる。

【００１８】また、クロックスキュー対策を施した図４
の回路例では、以下のことが問題となる。

【００１９】すなわち、同図の回路に於いては、各フリ
ップフロップ回路間に、前段のフリップフロップ回路の
クロック入力が、後段のフリップフロップ回路のクロッ
ク入力に対して遅延を生じるように、遅延セルを設け
て、クロックスキューによる誤動作を防止している。し
かしながら、集積回路を自動レイアウトプログラムによ
りレイアウトした場合は、各フリップフロップ回路間の
遅延セルから、各フリップフロップ回路のクロック入力
までの配線長にどうしてもバラツキが生じ、必ずしも、
前段フリップフロップ回路のクロック入力が、後段フリ
ップフロップ回路のクロック入力より遅延するとは限ら
なくなる。このため、図４の回路に於いても、前述した
ようなデータシフトの誤動作を発生してしまう可能性が
ある。

【００２０】更に、図５に示す、シフトクロックライン
を分岐させ、各々のシフトクロックラインにドライバセ
ルを追加して、クロックスキューを低減させる手法に於
いても、自動レイアウトプログラムによりレイアウトさ
れた場合、ドライバセルから各フリップフロップ回路の
クロック入力までの配線長に極端なバラツキが生じれ
ば、クロックスキューを低減できなくなる可能性が高く
なり、やはり、データシフトの誤動作発生の可能性があ
る。

【００２１】シフトレジスタ回路のビット数が多数にな
るほど、自動レイアウトプログラムに於けるフリップフ
ロップ回路配置のバラツキ、配線長のバラツキが発生し
易くなり、クロックスキューの原因となる配置、配線が
され、データシフトの誤動作発生の可能性の高いシフト
レジスタ回路が設計される。シフトレジスタ回路の誤動
作は、システムの動作上、致命的なものである。

【００２２】本発明の目的は、シフトレジスタ回路を、
集積回路に自動レイアウトプログラムによりレイアウト
した際に発生するクロックスキューによるデータシフト
の誤動作の生じない回路構成を提供することにある。

【００２３】

【課題を解決するための手段】本発明のシフトレジスタ
回路は、単一のフリップフロップ回路と、ｎビット加算
器と、２倍演算を実行するｎビット乗算器とを有し、上
記フリップフロップ回路の入力端子に入力信号が入力さ
れると共に、上記フリップフロップ回路の出力信号と上
記乗算器の出力信号とが、上記加算器の２つの入力端子
に入力され、該加算器のｎビット出力信号が、上記乗算
器の入力端子に入力されると共に、出力信号として出力
される構成であることを特徴とするものである。

【００２４】また、本発明のシフトレジスタ回路は、上
記シフトレジスタ回路において、上記フリップフロップ
回路と、上記乗算器とに、クロックパルスが入力される
構成であることを特徴とするものである。

【００２５】すなわち、本発明は、データシフト動作
が、データ的には、２倍乗算と等価である点に着目し、
入力データと１クロック前のデータの２倍乗算結果との
加算により、ｎ個のフリップフロップ回路を直列接続し
て構成したシフトレジスタ回路と同一のｎビット出力信
号が得られる構成としたシフトレジスタ回路を提供する
ものである。

【００２６】かかる本発明によれば、その構成要素は、
ビット数にかかわらず、基本的に、単一のフリップフロ
ップ回路と、加算器及び乗算器のみとなるので、シフト
レジスタ回路の全構成要素が近接配置され、クロックス
キューを考慮すべき配線も、フリップフロップ回路のク
ロックラインと乗算器のクロックラインの２ラインのみ
であり、且つ、それらの間の配線長差も極めて小さいも
のとなるため、クロックスキューによるデータシフトの
誤動作発生の確率も極めて小さいものとすることができ
るものである。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき詳細に説明する。

【００２８】図１は、本発明の一実施形態のブロック構
成図である。

【００２９】図において、１１はフリップフロップ回
路、１２はｎビット加算器、１３は２倍乗算を実行する
１クロックパルス同期式の乗算器である。入力データ信
号ＤＡＴＡは、フリップフロップ回路１１の入力に与え
られる。フリップフロップ回路１１のＱ_A出力は、ｎビ
ット加算器１２の一方の入力Ｂに、最下位ビット入力と
して与えられる。ｎビット加算器１２の他方の入力Ａ
（ｎビット）には、乗算器１３のｎビット出力が与えら
れる。該加算器１２のｎビット出力信号は、乗算器１３
の一方の入力Ａ（ｎビット）に入力され、該乗算器１３
において、他方の入力Ｂに与えられている「２」との乗
算が実行されて、その結果が、乗算器１３のｎビット出
力信号として出力される。該ｎビット出力信号は、上述
の通り、加算器１２の一方の入力Ａに入力される。そし
て、該加算器１２のｎビット出力信号が、本発明に係る
シフトレジスタ回路の出力信号として出力される。ＣＬ
Ｋはクロックパルスであり、フリップフロップ回路１１
のクロック入力と、乗算器１３のクロック入力とに入力
されており、フリップフロップ回路１１は、クロックパ
ルスＣＬＫの立ち上がりで入力データを取り込み、所定
の遅延をもってＱ_A出力に出力する。また、乗算器１３
も、クロックパルスＣＬＫの立ち上がりで入力データを
取り込み、それらの間の乗算を実行して、その結果を出
力する。なお、ＲＥＳＥＴはリセット信号である。

【００３０】図２に、ｎ＝４の場合の動作タイミングチ
ャートを示す。

【００３１】

【発明の効果】以上詳細に説明したように、本発明のシ
フトレジスタ回路は、単一のフリップフロップ回路と、
ｎビット加算器と、２倍演算を実行するｎビット乗算器
とを有し、上記フリップフロップ回路の入力端子に入力
信号が入力されると共に、上記フリップフロップ回路の
出力信号と上記乗算器の出力信号とが、上記加算器の２
つの入力端子に入力され、該加算器のｎビット出力信号
が、上記乗算器の入力端子に入力されると共に、出力信
号として出力される構成であることを特徴とするもので
あり、本発明によれば、その構成要素は、ビット数にか
かわらず、基本的に、単一のフリップフロップ回路と、
加算器及び乗算器のみとなるので、シフトレジスタ回路
の全構成要素が近接配置され、クロックスキューを考慮
すべき配線も、フリップフロップ回路のクロックライン
と乗算器のクロックラインの２ラインのみとなり、且
つ、それらの間の配線長差も極めて小さいものとなるた
め、クロックスキューによるデータシフトの誤動作発生
の確率も極めて小さいものとすることができる、極めて
有用なｎビット・シフトレジスタ回路を提供することが
できるものである。また、本発明の効果は、多ビットに
なるほど大きいものである。

【図面の簡単な説明】

【図１】本発明に係るシフトレジスタ回路の一実施形態
のブロック構成図である。

【図２】同実施形態の動作タイミングチャートである。

【図３】従来の一般的な４ビット・シフトレジスタ回路
の構成図である。

【図４】クロックスキュー対策を施した従来のシフトレ
ジスタ回路の構成図である。

【図５】クロックスキュー対策を施した従来の他のシフ
トレジスタ回路の構成図である。

【図６】従来のシフトレジスタ回路に於いてクロックス
キューによる誤動作が生じることを示す波形図である。

【符号の説明】

１１フリップフロップ回路１２加算器１３乗算器

Claims

【特許請求の範囲】

【請求項１】単一のフリップフロップ回路と、ｎビッ
ト加算器と、２倍演算を実行するｎビット乗算器とを有
し、上記フリップフロップ回路の入力端子に入力信号が
入力されると共に、上記フリップフロップ回路の出力信
号と上記乗算器の出力信号とが、上記加算器の２つの入
力端子に入力され、該加算器のｎビット出力信号が、上
記乗算器の入力端子に入力されると共に、出力信号とし
て出力される構成であることを特徴とするシフトレジス
タ回路。
【請求項２】上記フリップフロップ回路と、上記乗算
器とに、クロックパルスが入力される構成であることを
特徴とする、請求項１に記載のシフトレジスタ回路。