JPH0923148A - 同時動作制御回路 - Google Patents
同時動作制御回路Info
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- JPH0923148A JPH0923148A JP7192623A JP19262395A JPH0923148A JP H0923148 A JPH0923148 A JP H0923148A JP 7192623 A JP7192623 A JP 7192623A JP 19262395 A JP19262395 A JP 19262395A JP H0923148 A JPH0923148 A JP H0923148A
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- signals
- input
- bus lines
- output
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Abstract
(57)【要約】
【目的】 アース雑音に基づく誤動作が懸念されるとき
には、複数のバスラインに入力された信号の同時動作を
低減あるいは無くして、誤動作等を防止できるようにす
る。 【構成】 複数のバスラインＢ１〜Ｂ８に入力された信
号を互いに異なる時間だけ遅延させる遅延器１６〜２２
と、各バスラインＢ１〜Ｂ８に入力された信号と遅延器
１６〜２２から入力された信号とを択一的に出力可能な
セレクタ２３〜２９と、全てのバスラインＢ１〜Ｂ８に
入力された信号のうち、同時動作する信号の数を計数す
るとともに、この計数値に応じて、セレクタ２３〜２９
に入力された２つの信号を択一的に出力させるように、
それらのセレクタ２３〜２９を切り換える計数切換え回
路Ｃとを設けている。
には、複数のバスラインに入力された信号の同時動作を
低減あるいは無くして、誤動作等を防止できるようにす
る。 【構成】 複数のバスラインＢ１〜Ｂ８に入力された信
号を互いに異なる時間だけ遅延させる遅延器１６〜２２
と、各バスラインＢ１〜Ｂ８に入力された信号と遅延器
１６〜２２から入力された信号とを択一的に出力可能な
セレクタ２３〜２９と、全てのバスラインＢ１〜Ｂ８に
入力された信号のうち、同時動作する信号の数を計数す
るとともに、この計数値に応じて、セレクタ２３〜２９
に入力された２つの信号を択一的に出力させるように、
それらのセレクタ２３〜２９を切り換える計数切換え回
路Ｃとを設けている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ等のバス構成を
持つバスラインの信号が、同時動作（同時に変化）して
ノイズを発生する等の弊害を防止する同時動作制御回路
に関する。
持つバスラインの信号が、同時動作（同時に変化）して
ノイズを発生する等の弊害を防止する同時動作制御回路
に関する。
【０００２】
【従来の技術】従来のこの種の回路は、複数のバスライ
ンに入力された信号が同じタイミングで同時に動作（ハ
イ又はロー状態に変化）しないように、図３に示すよう
に各バスラインＡ１〜Ａ８毎に互いに遅延時間を異なら
せた遅延器１〜８が設けられている。
ンに入力された信号が同じタイミングで同時に動作（ハ
イ又はロー状態に変化）しないように、図３に示すよう
に各バスラインＡ１〜Ａ８毎に互いに遅延時間を異なら
せた遅延器１〜８が設けられている。
【０００３】このように各バスラインＡ１〜Ａ８にそれ
ぞれ遅延器１〜８を設けることで、複数の信号が同時に
動作することで発生するアース雑音を軽減して、これら
に起因する誤動作等を防止している。
ぞれ遅延器１〜８を設けることで、複数の信号が同時に
動作することで発生するアース雑音を軽減して、これら
に起因する誤動作等を防止している。
【０００４】また、特開平４−１０７８５７号公報に
は、内部遅延時間が異なる複数の値に分類して設定され
たバッファを用いたものが記載されており、このような
バッファを用いることにより、上記誤動作等を防止する
ようにしている。
は、内部遅延時間が異なる複数の値に分類して設定され
たバッファを用いたものが記載されており、このような
バッファを用いることにより、上記誤動作等を防止する
ようにしている。
【０００５】
【発明が解決しようとする課題】しかしながらこれら従
来の回路では、同時に動作する信号数が少なくて、同時
動作によるアース雑音等の悪影響が無いと考えられると
きにも、全ての信号が遅延して出力される結果、これら
の信号に基づく後の動作が遅くなるという欠点があっ
た。
来の回路では、同時に動作する信号数が少なくて、同時
動作によるアース雑音等の悪影響が無いと考えられると
きにも、全ての信号が遅延して出力される結果、これら
の信号に基づく後の動作が遅くなるという欠点があっ
た。
【０００６】そこで本発明は、アース雑音に基づく誤動
作が懸念されるときには、複数のバスラインに入力され
た信号の同時動作を低減あるいは無くして、誤動作等を
防止できる同時動作制御回路の提供を目的とする。
作が懸念されるときには、複数のバスラインに入力され
た信号の同時動作を低減あるいは無くして、誤動作等を
防止できる同時動作制御回路の提供を目的とする。
【０００７】
【課題を解決するための手段】第１の発明は、複数のバ
スラインＢ１〜Ｂ８に入力された信号を互いに異なる時
間だけ遅延させる遅延器１６〜２２と、各バスラインＢ
１〜Ｂ８に入力された信号と遅延器１６〜２２から入力
された信号とを択一的に出力可能なセレクタ２３〜２９
と、全てのバスラインＢ１〜Ｂ８に入力された信号のう
ち、同時動作する信号の数を計数するとともに、この計
数値に応じて、セレクタ２３〜２９に入力された２つの
信号を択一的に出力させるように、それらのセレクタ２
３〜２９を切り換える計数切換え回路Ｃとを設けてい
る。
スラインＢ１〜Ｂ８に入力された信号を互いに異なる時
間だけ遅延させる遅延器１６〜２２と、各バスラインＢ
１〜Ｂ８に入力された信号と遅延器１６〜２２から入力
された信号とを択一的に出力可能なセレクタ２３〜２９
と、全てのバスラインＢ１〜Ｂ８に入力された信号のう
ち、同時動作する信号の数を計数するとともに、この計
数値に応じて、セレクタ２３〜２９に入力された２つの
信号を択一的に出力させるように、それらのセレクタ２
３〜２９を切り換える計数切換え回路Ｃとを設けてい
る。
【０００８】第２の発明は、複数のバスラインＢ１〜Ｂ
８に入力された信号をそれぞれ同じ時間だけ遅延させる
第１の遅延器９〜１５と、これら第１の遅延器９〜１５
から出力された信号を、さらにそれぞれ異なる時間だけ
遅延させる第２の遅延器１６〜２２と、これらの遅延器
１６〜２２から出力された信号を択一的に出力可能なセ
レクタ２３〜２９と、全てのバスラインＢ１〜Ｂ８に入
力された信号のうち、同時動作する信号の数を計数する
とともに、この計数結果により、セレクタ２３〜２９に
入力された２つの信号を択一的に出力させるように、該
セレクタ２３〜２９を切り換える計数切換え回路Ｃとを
設けている。
８に入力された信号をそれぞれ同じ時間だけ遅延させる
第１の遅延器９〜１５と、これら第１の遅延器９〜１５
から出力された信号を、さらにそれぞれ異なる時間だけ
遅延させる第２の遅延器１６〜２２と、これらの遅延器
１６〜２２から出力された信号を択一的に出力可能なセ
レクタ２３〜２９と、全てのバスラインＢ１〜Ｂ８に入
力された信号のうち、同時動作する信号の数を計数する
とともに、この計数結果により、セレクタ２３〜２９に
入力された２つの信号を択一的に出力させるように、該
セレクタ２３〜２９を切り換える計数切換え回路Ｃとを
設けている。
【０００９】計数切換え回路Ｃとしては、入力された信
号のうち同時動作する信号の数が所定数以上のときに
は、第２の遅延器１６〜２２から入力された信号を出力
するようにセレクタ２３〜２９を切り換えるとともに、
該信号の数が所定数未満のときには、第１の遅延器９〜
１５から入力された信号を出力するようにセレクタ２３
〜２９を切り換えるものが好適である。
号のうち同時動作する信号の数が所定数以上のときに
は、第２の遅延器１６〜２２から入力された信号を出力
するようにセレクタ２３〜２９を切り換えるとともに、
該信号の数が所定数未満のときには、第１の遅延器９〜
１５から入力された信号を出力するようにセレクタ２３
〜２９を切り換えるものが好適である。
【００１０】全てのバスラインＢ１〜Ｂ８のうち、たと
えば一部のバスラインＢ１を除く他のバスラインＢ２〜
Ｂ８に第１，第２の遅延器９〜１５，１６〜２２及びセ
レクタ２３〜２９を設けたものが好ましい。
えば一部のバスラインＢ１を除く他のバスラインＢ２〜
Ｂ８に第１，第２の遅延器９〜１５，１６〜２２及びセ
レクタ２３〜２９を設けたものが好ましい。
【００１１】また、第１の遅延器９〜１５は、バスライ
ンＢ２〜Ｂ８に入力された信号を、計数切換え回路Ｃか
ら出力される切換え信号よりも遅くセレクタ２３〜２９
に出力する遅延時間に設定することが好ましい。
ンＢ２〜Ｂ８に入力された信号を、計数切換え回路Ｃか
ら出力される切換え信号よりも遅くセレクタ２３〜２９
に出力する遅延時間に設定することが好ましい。
【００１２】
【作用】第１の発明の作用は次の通りである。複数のバ
スラインに信号が入力されると、それらの信号は、各バ
スラインに入力されたそのままの信号と、遅延器によっ
て互いに異なる時間だけ遅延された信号となって、これ
らの信号が各セレクタに入力される。
スラインに信号が入力されると、それらの信号は、各バ
スラインに入力されたそのままの信号と、遅延器によっ
て互いに異なる時間だけ遅延された信号となって、これ
らの信号が各セレクタに入力される。
【００１３】計数切換え回路は、上記全てのバスライン
に入力された信号のうち、同時動作する信号の数を計数
する。そして、同時動作する信号の数に応じて、遅延器
から入力された信号又は各バスラインに入力されたその
ままのを出力するようにセレクタを切り換える。
に入力された信号のうち、同時動作する信号の数を計数
する。そして、同時動作する信号の数に応じて、遅延器
から入力された信号又は各バスラインに入力されたその
ままのを出力するようにセレクタを切り換える。
【００１４】第２の発明の作用は次の通りである。複数
のバスラインに信号が入力されると、それらの信号は第
１の遅延器によって遅延された信号と、この信号を第２
の遅延器によって互いに異なる時間だけ遅延された信号
となって、これらの信号がセレクタに入力される。
のバスラインに信号が入力されると、それらの信号は第
１の遅延器によって遅延された信号と、この信号を第２
の遅延器によって互いに異なる時間だけ遅延された信号
となって、これらの信号がセレクタに入力される。
【００１５】計数切換え回路は、上記全てのバスライン
に入力された信号のうち、同時動作する信号の数を計数
する。そして、同時動作する信号の数に応じて、第２の
遅延器から入力された信号又は第１の遅延器から入力さ
れた信号を出力するようにセレクタを切り換える。
に入力された信号のうち、同時動作する信号の数を計数
する。そして、同時動作する信号の数に応じて、第２の
遅延器から入力された信号又は第１の遅延器から入力さ
れた信号を出力するようにセレクタを切り換える。
【００１６】具体的には、計数切換え回路によって同時
動作する信号の数が所定数以上であると計数すれば、セ
レクタを第２の遅延器から入力された信号を出力するよ
うに切り換える。また、同時動作する信号の数が所定数
未満であると計数すれば、セレクタが第１の遅延器から
入力された信号を出力するように切り換える。
動作する信号の数が所定数以上であると計数すれば、セ
レクタを第２の遅延器から入力された信号を出力するよ
うに切り換える。また、同時動作する信号の数が所定数
未満であると計数すれば、セレクタが第１の遅延器から
入力された信号を出力するように切り換える。
【００１７】全てのバスラインのうち、一部のバスライ
ンを除く他のバスラインに第１，第２の遅延器及びセレ
クタを設けるようにすれば、それらの数を減らすことが
できる。
ンを除く他のバスラインに第１，第２の遅延器及びセレ
クタを設けるようにすれば、それらの数を減らすことが
できる。
【００１８】また、バスラインに入力された信号を、計
数切換え回路から出力される切換え信号よりも遅らせて
セレクタに出力させれば、切り換え動作を確実に行え
る。
数切換え回路から出力される切換え信号よりも遅らせて
セレクタに出力させれば、切り換え動作を確実に行え
る。
【００１９】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明の一実施例としての同時動作制御回
路を示す回路図である。なお、本実施例ではバスライン
が８本配線されているものとして説明する。
する。図１は本発明の一実施例としての同時動作制御回
路を示す回路図である。なお、本実施例ではバスライン
が８本配線されているものとして説明する。
【００２０】この回路は、たとえばＣＰＵ（Central Pr
ocessing Unit ）と周辺回路（いずれも図示しない）と
の間に配線された８本のバスラインＢ１〜Ｂ８のうち、
たとえば１つのバスラインＢ１を除く他のバスラインＢ
２〜Ｂ８に、それぞれ第１の遅延器９〜１５、第２の遅
延器１６〜２２及びこれら第１，第２の遅延器９〜１
５、１６〜２２から入力された信号を択一的に出力可能
なセレクタ２３〜２９が設けられているとともに、全バ
スラインＢ１〜Ｂ８には単一の計数切換え回路Ｃが接続
されている。
ocessing Unit ）と周辺回路（いずれも図示しない）と
の間に配線された８本のバスラインＢ１〜Ｂ８のうち、
たとえば１つのバスラインＢ１を除く他のバスラインＢ
２〜Ｂ８に、それぞれ第１の遅延器９〜１５、第２の遅
延器１６〜２２及びこれら第１，第２の遅延器９〜１
５、１６〜２２から入力された信号を択一的に出力可能
なセレクタ２３〜２９が設けられているとともに、全バ
スラインＢ１〜Ｂ８には単一の計数切換え回路Ｃが接続
されている。
【００２１】計数切換え回路Ｃは、バスラインＢ１〜Ｂ
８に入力された信号のうち、同時動作する信号の数を計
数するとともに、この計数値に応じて、セレクタ２３〜
２９に入力された２つの信号を択一的に出力させるよう
に、該セレクタ２３〜２９を切り換えるものである。
８に入力された信号のうち、同時動作する信号の数を計
数するとともに、この計数値に応じて、セレクタ２３〜
２９に入力された２つの信号を択一的に出力させるよう
に、該セレクタ２３〜２９を切り換えるものである。
【００２２】具体的には、全バスラインＢ１〜Ｂ８に入
力された信号のうち同時動作する信号の数が所定数以上
のときには、第２の遅延器１６〜２２から入力された信
号を出力するようにセレクタ２３〜２９を切り換えると
ともに、該信号の数が所定数未満のときには、第１の遅
延器９〜１５から入力された信号を出力するようにセレ
クタ２３〜２９を切り換えるようにしており、次の回路
構成となっている。
力された信号のうち同時動作する信号の数が所定数以上
のときには、第２の遅延器１６〜２２から入力された信
号を出力するようにセレクタ２３〜２９を切り換えると
ともに、該信号の数が所定数未満のときには、第１の遅
延器９〜１５から入力された信号を出力するようにセレ
クタ２３〜２９を切り換えるようにしており、次の回路
構成となっている。
【００２３】上記各バスラインＢ１〜Ｂ８に接続された
各分岐ラインＢ１′〜Ｂ８′にはフリップフロップ回路
３０〜３７及びＸＯＲ回路３８〜４５が接続されてお
り、各ＸＯＲ回路３８〜４５の２つの入力端子のうちの
一方には、上記バスラインＢ１〜Ｂ８に入力された信号
が直接入力され、他方の端子には各フリップフロップ回
路３０〜３７のＱ端子から出力された信号が入力される
ようになっている。
各分岐ラインＢ１′〜Ｂ８′にはフリップフロップ回路
３０〜３７及びＸＯＲ回路３８〜４５が接続されてお
り、各ＸＯＲ回路３８〜４５の２つの入力端子のうちの
一方には、上記バスラインＢ１〜Ｂ８に入力された信号
が直接入力され、他方の端子には各フリップフロップ回
路３０〜３７のＱ端子から出力された信号が入力される
ようになっている。
【００２４】また、フリップフロップ回路３０〜３７の
Ｄ入力端子にはバスラインＢ１〜Ｂ８に入力された信号
が直接入力され、各ＣＫ端子には共通にクロックパルス
が入力されるようになっている。
Ｄ入力端子にはバスラインＢ１〜Ｂ８に入力された信号
が直接入力され、各ＣＫ端子には共通にクロックパルス
が入力されるようになっている。
【００２５】すなわち、ＸＯＲ回路３８〜４５には、フ
リップフロップ回路３０〜３７から１クロックパルス分
だけ遅延して出力された信号と、バスラインＢ１〜Ｂ８
から直接入力された信号とが入力されることになり、両
信号が一致しないときにハイレベル信号を出力する。こ
れにより、上記各バスラインＢ１〜Ｂ８に入力された信
号の動作を検出できる。
リップフロップ回路３０〜３７から１クロックパルス分
だけ遅延して出力された信号と、バスラインＢ１〜Ｂ８
から直接入力された信号とが入力されることになり、両
信号が一致しないときにハイレベル信号を出力する。こ
れにより、上記各バスラインＢ１〜Ｂ８に入力された信
号の動作を検出できる。
【００２６】加算器４６の入力側には、上記各ＸＯＲ回
路３８〜４５から出力された信号が入力されるようにな
っており、これらのうちのハイレベル信号の数を加算
し、この加算結果を比較器４７に出力するようにしてい
る。
路３８〜４５から出力された信号が入力されるようにな
っており、これらのうちのハイレベル信号の数を加算
し、この加算結果を比較器４７に出力するようにしてい
る。
【００２７】比較器４７では、加算器４６から出力され
るハイレベル信号の数と、設定数とを比較するものであ
る。設定数は、バスラインの本数，配線構造等によって
も変動するが、たとえば全バスラインの半数程度を目安
としている。そして、加算器４６から入力されたハイレ
ベル信号の数と設定数とを比較し、ハイレベル信号の数
が設定数以上であれば切換え信号としてハイレベル信号
をセレクタ２３〜２９に出力し、該信号の数が設定数未
満であれば切換え信号としてローレベル信号をセレクタ
２３〜２９に出力する。
るハイレベル信号の数と、設定数とを比較するものであ
る。設定数は、バスラインの本数，配線構造等によって
も変動するが、たとえば全バスラインの半数程度を目安
としている。そして、加算器４６から入力されたハイレ
ベル信号の数と設定数とを比較し、ハイレベル信号の数
が設定数以上であれば切換え信号としてハイレベル信号
をセレクタ２３〜２９に出力し、該信号の数が設定数未
満であれば切換え信号としてローレベル信号をセレクタ
２３〜２９に出力する。
【００２８】第１の遅延器９〜１５は、各バスラインＢ
２〜Ｂ８に入力された信号が、計数切換え回路Ｃから出
力される切換え信号よりも後からセレクタ２３〜２９に
入力されるように調整するもので、互いに同一の所定の
遅延時間に設定している。この遅延時間は、計数切換え
回路Ｃからセレクタ２３〜２９に出力される切換え信号
の遅延時間よりもやや長い時間にしている。
２〜Ｂ８に入力された信号が、計数切換え回路Ｃから出
力される切換え信号よりも後からセレクタ２３〜２９に
入力されるように調整するもので、互いに同一の所定の
遅延時間に設定している。この遅延時間は、計数切換え
回路Ｃからセレクタ２３〜２９に出力される切換え信号
の遅延時間よりもやや長い時間にしている。
【００２９】第２の遅延器１６〜２２は、第１の遅延器
９〜１５から出力された信号を、さらに遅延させるもの
で、互いに異なる遅延時間に設定している。これら第２
の遅延器１６〜２２によって、同時動作する信号を異な
るタイミングで動作させている。
９〜１５から出力された信号を、さらに遅延させるもの
で、互いに異なる遅延時間に設定している。これら第２
の遅延器１６〜２２によって、同時動作する信号を異な
るタイミングで動作させている。
【００３０】セレクタ２３〜２９は、第１の遅延器９〜
１５及び第２の遅延器１６〜２２から出力された信号を
入力されるとともに、計数切換え回路Ｃから出力された
切換え信号によって、入力された２つの信号のうちのい
ずれか一方の信号を択一的に出力するものである。
１５及び第２の遅延器１６〜２２から出力された信号を
入力されるとともに、計数切換え回路Ｃから出力された
切換え信号によって、入力された２つの信号のうちのい
ずれか一方の信号を択一的に出力するものである。
【００３１】詳述すると、セレクタ２３〜２９にはａ，
ｂで示す２つの入力端子がそれぞれ設けられており、ａ
端子には第１の遅延器９〜１５から出力された信号がそ
のまま入力されるとともに、ｂ端子には第２の遅延器１
６〜２２から出力された信号が入力されるようになって
いる。
ｂで示す２つの入力端子がそれぞれ設けられており、ａ
端子には第１の遅延器９〜１５から出力された信号がそ
のまま入力されるとともに、ｂ端子には第２の遅延器１
６〜２２から出力された信号が入力されるようになって
いる。
【００３２】そして、セレクタ端子（ＳＥＬ）に切り換
え信号としてハイレベル信号が入力されたときにｂ端子
に入力された信号を出力し、ローレベル信号が入力され
たときにａ端子に入力された信号を出力する。
え信号としてハイレベル信号が入力されたときにｂ端子
に入力された信号を出力し、ローレベル信号が入力され
たときにａ端子に入力された信号を出力する。
【００３３】以上の構成からなる同時動作制御回路の動
作について説明する。全てのバスラインＢ１〜Ｂ８に信
号が入力されると、計数切換え回路Ｃは、それらの信号
のうち同時動作する信号の数を計数する。そして、同時
動作する信号の数が所定数以上であれば、ハイレベル信
号を出力する。また、同時動作する信号の数が所定数未
満であれば、ローレベルの切換え信号を出力する。
作について説明する。全てのバスラインＢ１〜Ｂ８に信
号が入力されると、計数切換え回路Ｃは、それらの信号
のうち同時動作する信号の数を計数する。そして、同時
動作する信号の数が所定数以上であれば、ハイレベル信
号を出力する。また、同時動作する信号の数が所定数未
満であれば、ローレベルの切換え信号を出力する。
【００３４】セレクタ２３〜２９にハイレベルの切換え
信号が入力されると、該セレクタ２３〜２９から第２の
遅延器１６〜２２から入力された信号が出力され、これ
によりバスラインＢ１〜Ｂ８に入力された信号が、互い
に異なるタイミングで動作するようにそれぞれ遅延して
出力される。
信号が入力されると、該セレクタ２３〜２９から第２の
遅延器１６〜２２から入力された信号が出力され、これ
によりバスラインＢ１〜Ｂ８に入力された信号が、互い
に異なるタイミングで動作するようにそれぞれ遅延して
出力される。
【００３５】セレクタ２３〜２９にローレベルの切換え
信号が入力されると、該セレクタ２３〜２９から第１の
遅延器９〜１６から入力された信号が出力され、これに
よりバスラインＢ１〜Ｂ８に入力された信号が互いに同
じタイミングで出力される。
信号が入力されると、該セレクタ２３〜２９から第１の
遅延器９〜１６から入力された信号が出力され、これに
よりバスラインＢ１〜Ｂ８に入力された信号が互いに同
じタイミングで出力される。
【００３６】なお、本発明は前述した実施例に限るもの
ではなく、その要旨の範囲内で様々に変形実施が可能で
ある。
ではなく、その要旨の範囲内で様々に変形実施が可能で
ある。
【００３７】上記実施例では、第２の遅延回路の遅延時
間が互いに異なる値に設定されているものとして説明し
たが、たとえばバスラインを複数本ずつの組に分けると
ともに、各組毎に遅延時間を異ならせてもよい。
間が互いに異なる値に設定されているものとして説明し
たが、たとえばバスラインを複数本ずつの組に分けると
ともに、各組毎に遅延時間を異ならせてもよい。
【００３８】一部のバスラインを除く他の全てのバスラ
インに第１，第２の遅延回路を設けたものについて説明
したが、全てのバスラインに第１，第２の遅延回路やセ
レクタを設けてもよい。
インに第１，第２の遅延回路を設けたものについて説明
したが、全てのバスラインに第１，第２の遅延回路やセ
レクタを設けてもよい。
【００３９】計数切換え回路からの切換え信号が遅延し
ないような場合には、必ずしも第１の遅延回路を設ける
必要はない。
ないような場合には、必ずしも第１の遅延回路を設ける
必要はない。
【００４０】
【発明の効果】請求項１〜５記載の同時動作制御回路に
よれば、アース雑音に基づく誤動作が懸念されるときに
は、複数のバスラインに入力された信号の同時動作を低
減あるいは無くして、誤動作等を防止することができ
る。
よれば、アース雑音に基づく誤動作が懸念されるときに
は、複数のバスラインに入力された信号の同時動作を低
減あるいは無くして、誤動作等を防止することができ
る。
【００４１】請求項４記載の回路によれば、第１，第２
の遅延器及びセレクタを設けなくてよい分、コストの低
減を図ることができる。
の遅延器及びセレクタを設けなくてよい分、コストの低
減を図ることができる。
【００４２】請求項５記載の回路によれば、バスライン
に入力された信号が、切換え回路から出力される切換え
信号よりも遅くセレクタに出力されるので、確実な切換
え動作を行うことができる。
に入力された信号が、切換え回路から出力される切換え
信号よりも遅くセレクタに出力されるので、確実な切換
え動作を行うことができる。
【図１】本発明の一実施例としての同時動作制御回路を
示す回路図である。
示す回路図である。
【図２】計数切換え回路の構成を示すブロック図であ
る。
る。
【図３】従来の同時動作制御回路の一例を示す回路図で
ある。
ある。
９〜１５ 第１の遅延器 １６〜２２ 第２の遅延器（遅延器） ２３〜２９ セレクタ Ｂ１〜Ｂ８ バスライン Ｃ 計数切換え回路
Claims (5)
- 【請求項１】 複数のバスラインに入力された信号を互
いに異なる時間だけ遅延させる遅延器と、各バスライン
に入力された信号と遅延器から入力された信号とを択一
的に出力可能なセレクタと、全てのバスラインに入力さ
れた信号のうち、同時動作する信号の数を計数するとと
もに、この計数値に応じて、セレクタに入力された２つ
の信号を択一的に出力させるように、該セレクタを切り
換える計数切換え回路とを設けたことを特徴とする同時
動作制御回路。 - 【請求項２】 複数のバスラインに入力された信号を互
いに同じ時間だけ遅延させる第１の遅延器と、これら第
１の遅延器から出力された信号を互いに異なる時間だけ
遅延させる第２の遅延器と、これら第１，第２の遅延器
から入力された信号を択一的に出力可能なセレクタと、
全てのバスラインに入力された信号のうち、同時動作す
る信号の数を計数するとともに、この計数値に応じて、
セレクタに入力された２つの信号を択一的に出力させる
ように、該セレクタを切り換える計数切換え回路とを設
けたことを特徴とする同時動作制御回路。 - 【請求項３】 計数切換え回路は、バスラインに入力さ
れた信号のうち同時動作する信号の数が所定数以上のと
きには、第２の遅延器から入力された信号を出力するよ
うにセレクタを切り換えるとともに、該信号の数が所定
数未満のときには、第１の遅延器から入力された信号を
出力するようにセレクタを切り換える請求項２記載の同
時動作制御回路。 - 【請求項４】 一部のバスラインを除く他のバスライン
に第１，第２の遅延器及びセレクタを設けた請求項２又
は３記載の同時動作制御回路。 - 【請求項５】 第１の遅延器は、バスラインに入力され
た信号を、計数切換え回路から出力される切換え信号よ
りも遅くセレクタに出力する遅延時間に設定されている
請求項２，３又は４記載の同時動作制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192623A JPH0923148A (ja) | 1995-07-06 | 1995-07-06 | 同時動作制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7192623A JPH0923148A (ja) | 1995-07-06 | 1995-07-06 | 同時動作制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0923148A true JPH0923148A (ja) | 1997-01-21 |
Family
ID=16294338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7192623A Pending JPH0923148A (ja) | 1995-07-06 | 1995-07-06 | 同時動作制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0923148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120941A2 (en) * | 2000-01-24 | 2001-08-01 | Nec Corporation | Signal transmission apparatus, which sets delays on the basis of operational speed |
| JP2009010914A (ja) * | 2007-06-26 | 2009-01-15 | Hynix Semiconductor Inc | データ出力装置及びこれを備える半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191409A (ja) * | 1989-12-20 | 1991-08-21 | Mita Ind Co Ltd | 出力制御回路 |
| JPH05218848A (ja) * | 1992-02-03 | 1993-08-27 | Hitachi Ltd | 半導体集積回路 |
-
1995
- 1995-07-06 JP JP7192623A patent/JPH0923148A/ja active Pending
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| JPH03191409A (ja) * | 1989-12-20 | 1991-08-21 | Mita Ind Co Ltd | 出力制御回路 |
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| US6583649B2 (en) * | 2000-01-24 | 2003-06-24 | Nec Corporation | Signal transmission apparatus for setting delay amount based on operational speed |
| EP1120941A3 (en) * | 2000-01-24 | 2004-06-16 | NEC Electronics Corporation | Signal transmission apparatus, which sets delays on the basis of operational speed |
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