JP2000040947A - タイミング信号整形回路 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータ等において、データ信号を保持
するために使用されるタイミング信号に、ノイズが加わ
った場合にも、誤動作を生じさせないタイミング信号整
形回路を提供することである。 【解決手段】 タイミング信号を分断するようなノイズ
及び隣接するタイミング信号間に生じるノイズをも防止
できるように、互いに異なる閾値を有する３つの入力バ
ッファを備え、当該３つの入力パッファにより、タイミ
ング信号を論理処理する一方、処理結果を論理回路によ
り組み合わせることにより、出力クロック信号の状態を
固定する。この状態の固定のために、高レベル及び低レ
ベルの閾値を持つ入力バッファからの出力を排他的論理
演算する排他的論理演算回路が設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号とし
てコンピュータ等に入力されるタイミング信号を整形す
る信号整形回路に関し、特に、コンピュータ等に入力さ
れたデータ信号を加工するために使用されるタイミング
信号を整形するタイミング信号整形回路に関する。

【０００２】

【従来の技術】一般に、この種のタイミング信号Ｔは、
図４に示すように、データ信号をコンピュータ等を構成
するＬＳＩ中のフリップフロップに取り込むために用い
られることがある。図４に示されたコンピュータは、第
１及び第２のＬＳＩ１１及び１２を備え、第１及び第２
のＬＳＩ１１及び１２の間には、データ信号を加工、処
理するデータ処理回路１３が設けられている。図示され
た例の場合、データ信号Ｄが第１のＬＳＩ１１に与えら
れ、且つ、タイミング信号Ｔが第１及び第２のＬＳＩ１
１及び１２に与えられている。

【０００３】更に、ＬＳＩ１１及び１２は、それぞれタ
イミング信号Ｔ用の入力バッファ１１１及び１２１を備
え、ＬＳＩ１１では、タイミング信号Ｔから得られた入
力バッファ１１１からのクロック信号によって、データ
信号Ｄをフリップフロップ（Ｆ／Ｆ）１１２に保持して
いる。他方、ＬＳＩ１２では、タイミング信号Ｔから入
力バッファ１２１によりクロック信号を得、当該クロッ
ク信号によって、データ処理回路１３からのデータ信号
を保持している。この構成では、タイミング信号ＴでＦ
／Ｆ１１２に保存されたデータ信号Ｄは次のタイミング
信号で加工されＦ／Ｆ１２２に保持される。

【０００４】ここで、従来、ＬＳＩ１１及び１２におけ
る入力バッファ１１１及び１２１としては、単一のスレ
ッショルド電圧（閾値電圧）を有するものが使用されて
おり、この閾値電圧を基準にして、タイミング信号Ｔの
論理が区別されている。具体的には、タイミング信号Ｔ
の論理が“０"か、論理“１"かが、各入力バッファ１１
１、１２１において区別されている。

【０００５】このような入力バッファ１１１及び１２１
を使用した場合、タイミング信号Ｔに、閾値電圧を越え
るようなノイズが加えられると、信号として判断し、誤
った論理を次のフリップフロップ１１２及び１２２、或
いは、ゲートに伝えてしまうことになる。このため、デ
ータ信号は、誤ったタイミングで、誤ったデータ信号が
フリップフロップ等に入力され、或いは、出力されるこ
とになってしまう。このように、誤ったデータ信号の入
力、或いは、出力によって、コンピュータは誤動作して
しまう。

【０００６】従来、タイミング信号Ｔに伴うノイズを極
力抑えることが検討されており、このための配線方法が
提案されている。例えば、タイミング信号Ｔに関わる配
線長を制限したり、タイミング信号Ｔの分配数を制限す
る等の方法が採用されている。また、突発的な外部から
のノイズに対しては、他の信号線との混在をさけて外部
ノイズが乗らないような構成することも考慮されてい
る。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
ように、タイミング信号に伴うノイズを配線方法によっ
て抑える技術には、抑えることができるノイズに限度が
ある。即ち、入力バッフアにノイズが入力されないよう
な配線法を実施しても、ハードウェアの増加に伴うノイ
ズ源の増加や製品原価の増加を誘発してしまう。また、
タイミング信号の配線方法等を変化させても、突発的な
ノイズを避けることができない場合がある。

【０００８】このように、配線方法を変化させても、実
際には、閾値電圧を越えるようなノイズの発生を避ける
ことができない。この場合、.入力バッファは、閾値電
圧を越えるノイズを信号として判断し、誤った信号を次
のフリップフロップ等に伝えてしまい、コンピュータが
誤動作する一因となっている。

【０００９】更に、低レベルから高レベル、或いは、高
レベルから低レベルへと変化するタイミング信号に伴う
ノイズは、単に、タイミング信号の低レベルを中間レベ
ルにするようなノイズ、或いは、タイミング信号の高レ
ベルを中間レベルにするようなノイズだけでなく、タイ
ミング信号の高レベル期間中に、一時的に低レベルにす
るようなノイズも発生することが判明した。このような
ノイズが発生すると、タイミング信号の波形は、分断さ
れ、波形断が生じてしまう。また、隣接するタイミング
信号の間の期間に、突発的に低レベルから高レベルまで
遷移するようなノイズも発生することも判った。

【００１０】本発明の目的は、タイミング信号に伴うノ
イズによる影響を除去できるタイミング信号整形回路を
提供することである。

【００１１】本発明の他の目的は、タイミング信号のレ
ベルを中間レベルに変化させるようなノイズだけでな
く、タイミング信号の波形を分断するようなノイズ、或
いは、突発的に発生するノイズの影響をも防止できるタ
イミング信号整形回路を提供することである。

【００１２】

【課題を解決するための手段】本発明を概略的に述べる
と、タイミング信号のノイズが閾値電圧を越えても信号
として判断しないような構成にして問題の解決を図って
いる。即ち、本発明では、閾値電圧が異なる３種の入力
バッファから出力される論理を組み合せ、その論理状態
を固定することにある。状態を固定するためのクロック
信号は、高い閾値電圧と低い閾値電圧をもつバッファ出
力の排他的論理演算によって生成される。更に、中間レ
ベルの閾値電圧をもつバッファ出力とリファレンスクロ
ック信号が同じ論理の時に状態を固定するためのクロッ
ク信号を通すようにすることにより、ノイズの影響を受
けないクロック信号が生成できる。

【００１３】具体的に言えば、本発明の一態様によれ
ば、タイミング信号に伴うノイズを除去するためのタイ
ミング信号整形回路において、互いに異なる複数の閾値
を前記タイミング信号のレベルに応じて備え、前記タイ
ミング信号のレベルと、前記各閾値との比較結果に応じ
た複数の論理信号をそれぞれ出力する複数の入力バッフ
ァと、前記複数の論理信号を論理的に処理して、前記タ
イミング信号に伴うノイズを除去する論理回路とを有す
るタイミング信号整形回路が得られる。

【００１４】上記した複数の入力バッファは、互いに異
なる高、中、及び、低レベルの閾値をそれぞれ有する第
１乃至第３の入力バッファによって構成されており、前
記論理回路は、前記第１及び第２の入力バッファに接続
された第１のＯＲゲート、第２及び第３の入力バッファ
に接続された第１のＡＮＤゲート、前記第１のＯＲゲー
ト及び第１のＡＮＤゲートに接続された第２のＯＲゲー
ト、第２のＯＲゲートに接続されたフリップフロップ、
及び、第１及び第３の入力バッファに接続された第１の
排他的論理演算回路とを備え、当該第１の排他的論理演
算回路の出力から前記フリップフロップ回路のクロック
信号が生成される構成を有している。

【００１５】タイミング信号整形回路に、更に、リファ
レンスクロック信号が前記タイミング信号と共に与えら
れる場合、論理回路は、当該リアァレンスクロック信号
と前記第２の入力パッファの出力との比較を行う第２の
排他的論理演算回路と、前記第１及び第２の排他的論理
演算回路に接続された第２のＡＮＤゲートとを備え、第
２のＡＮＤゲートは、前記第２の入力バッファの出力と
前記リアァレンスクロック信号とが同一の論理のとき、
前記フリップフロップ回路のクロック信号として、出力
を送出する構成を備えている。

【００１６】本発明の他の態様によれば、一連のタイミ
ング信号に伴うノイズを除去するためのタイミング信号
整形回路において、前記タイミング信号を分断するよう
なノイズ及び隣接するタイミング信号間に生じるノイズ
をも防止できるような構成を備えたタイミング信号整形
回路が得られる。

【００１７】

【発明の実施の形態】図１を参照すると、本発明の一実
施の形態に係るタイミング信号整形回路が示されてい
る。図示されたタイミング信号整形回路は、図４に示さ
れた入力バッファ１１１及び１２１の代わりに使用さ
れ、タイミング信号Ｔに応じて、出力信号を出力クロッ
ク信号として次段のフリップフロップ等に出力する。ま
た、図示された回路には、タイミング信号Ｔと同期した
リファレンスクロック信号ＲＣが与えられている。

【００１８】図１に示されたタイミング信号整形回路
は、入力信号としてタイミング信号Ｔが与えられている
第１乃至第３の入力バッファ２１乃至２３を有し、これ
ら入力バッファ２１乃至２３はタイミング信号入力部を
構成している。ここで、第１乃至第３の入力バッファ２
１乃至２３は、互いに異なる第１乃至第３の閾値電圧を
有しており、第１の閾値電圧は、高いレベル、第２の閾
値電圧は中間レベル、及び、第３の閾値電圧は低いレベ
ルを有している。

【００１９】これら入力バッファ２１乃至２３にタイミ
ング信号Ｔが入力されると入力バッファ２１乃至２３
は、タイミング信号Ｔの電圧値と、各閾値電圧とを比較
し、比較結果をあらわす論理を各入力バッファ２１乃至
２３の出力点であるＨ、Ｍ、Ｌ点にそれぞれ出力する。
出力された論理信号は、第１乃至第３の入力バッファ２
１乃至２３の出力点Ｈ、Ｍ、Ｌ点に接続された論理回路
により、論理処理され出力クロック信号として出力され
る。

【００２０】図示された論理回路は、第１及び第２の入
力バッファ２１及び２２に接続された第１のＯＲゲート
２６、第２の入力バッファ２２及び第３の入力バッファ
２３に接続された第１のＡＮＤゲート２７とを備え、第
１のＯＲゲート２６及び第１のＡＮＤゲート２７は、第
２のＯＲゲート２８に接続され、且つ、第２のＯＲゲー
ト２８の出力点Ｐは、フリップフロップ回路３０に接続
されている。

【００２１】更に、図示された例の場合、第１及び第３
の入力バッファ２１及び２３は、排他的論理演算回路、
ここでは、排他的ＮＯＲゲート３１に接続され、その出
力点Ｑは第２のＡＮＤゲート３２に接続されている。ま
た、リファレンスクロック信号ＲＣは、第２の入力バッ
ファ２２の出力信号と共に、第２の排他的論理演算回
路、ここでは、排他的ＮＯＲゲート３３に与えられてい
る。

【００２２】図示された論理回路において、第１乃至第
３の入力バッファ２１乃至２３のＨ、Ｍ、Ｌ点とＰ点と
の間に接続された第１乃至第２のＯＲゲート２６、２８
及び第１のＡＮＤゲート２７の組合せは、、入力される
タイミング信号Ｔ自体の論理をつくるための動作を行
う。即ち、タイミング信号Ｔが高レベルの第１の閾値電
圧より高いか、或いは、中間レベルの第２の閾値電圧よ
り高い場合、第２のＯＲゲート２８は論理"１"を出力
し、第２の閾値電圧及び第３の閾値電圧よりタイミング
信号Ｔのレベルが低い場合、第２のＯＲゲート２８は、
論理"０"を出力する。

【００２３】一方、第１の排他的ＮＯＲゲート３１の出
力点であるＱ点には、Ｌ及びＨ点の論理を排他的論理演
算、即ち、比較した結果が、出力される。この例では、
Ｌ及びＨ点の論理が同じ時に、論理"１"を出力し、フリ
ップフロップ回路３０のＣＬＫ（クロック）信号をつく
る。したがって、第１の排他的ＮＯＲゲート３１は、タ
イミング信号Ｔのレベルが第１の閾値電圧より高い場
合、或いは、タイミング信号Ｔのレベルが第３の閾値電
圧より低い場合に、論理"１"をＱ点に送出する。第１の
排他的ＮＯＲゲート３１の出力信号をそのまま、直接、
クロック信号としてフリップフロップ回路３０に供給
し、当該出力信号によってＰ点の信号をフリップフロッ
プ回路３０に保持させても良い。この構成では、タイミ
ング信号Ｔのレベルが、第１及び第２の閾値電圧の間に
ある場合、或いは、第２及び第３の閾値電圧の間にある
場合、フリップフロップ回路３０の出力を論理"０"のま
まに維持できる。したがって、タイミング信号Ｔのレベ
ルを中間レベルにするようなノイズの影響を除去でき
る。

【００２４】第２の排他的ＮＯＲゲート３３の出力点で
あるＲ点は、Ｍ点とリファレンスクロック信号の論理を
排他的論理演算（比較演算）により、論理が同じ時に、
後段の第２のＡＮＤゲート３２でＱ点の論理（フリップ
フロップのＣＬＫ信号）を通す制御信号をつくる。この
ように、第２の排他的ＮＯＲゲート３３を設けることに
より、タイミング信号Ｔを分断するようなノイズ及びタ
イミング信号Ｔ間に突発的なノイズが発生しても、これ
らのノイズの影響を受けない出力クロック信号をフリッ
プフロップ回路３０の出力点に出力できる。

【００２５】いずれにしても、この構成では、フリップ
フロップ回路３０によりＰ点の論理をＱ点でつくられる
ＣＬＫ信号で固定できる。

【００２６】図２は、図１に示された論理回路の各点に
おける真理値表であり、且つ、図３は、タイミング信号
にノイズが乗った場合におけるタイミングチャートであ
る。図３に示されたタイミングチャートにおいて、タイ
ミング信号Ｔには、ノイズ１乃至４が加わっている。こ
れらのノイズ１乃至４のうち、ノイズ１は、タイミング
信号Ｔを分断するようなノイズであり、ノイズ２は、隣
接するタイミング信号Ｔの間に、突発的に発生するノイ
ズである。また、ノイズ３及び４は、タイミング信号Ｔ
を中間レベルにするようなノイズである。図３には、タ
イミング信号Ｔはリファレンスクロック信号ＲＣと同期
して与えられる場合が示されている。

【００２７】図２及び図３を参照して、図１に示された
論理回路の動作を説明する。図３に示されているよう
に、タイミング信号Ｔを分断するようなノイズ１が加え
られた場合、ノイズ１の時点で、Ｐ点の論理は、一時的
に論理"０"となり、且つ、Ｑ点の論理は、一時的に論
理"１"となる。一方、Ｍ点の出力とリファレンスクロッ
ク信号ＲＣとの排他的ＮＯＲを取る第２の排他的ＮＯＲ
ゲート３３の出力点Ｒは論理"０"となる。したがって、
Ｑ点における一時的な論理"１"の状態は、第２のＡＮＤ
ゲート３２の出力には影響を与えず、論理"０"の状態を
維持している。この結果として、ノイズ１を含むタイミ
ング信号Ｔは、単一のタイミング信号として認識され、
２つのタイミング信号とは認識されない。このため、出
力クロック信号としては、単一のクロックパルスだけ
が、図３に示すように、フリップフロップ回路３０から
出力され、ノイズ１の影響は、出力クロック信号にはあ
らわれない。このことは、ダブルクロックを防止できる
ことを意味している。

【００２８】一方、隣接するタイミング信号Ｔ間に、突
発的なノイズ２が発生した場合にも、Ｒ点の状態は、論
理"０"を取り、結果として、出力クロック信号には、変
化を生じさせない。

【００２９】次に、ノイズ３及び４のように、タイミン
グ信号Ｔを中間レベルにするようなノイズが生じた場
合、Ｐ点及びＲ点の出力は、論理"０"、または、"１"を
とるが、この場合、第２のＡＮＤゲート３２の出力は、
Ｑ点の出力によって決定されるため、これらノイズ３及
び４の出力クロック信号に対する影響も除去することが
できる。このように、図示された回路では、タイミング
信号に、どのようなノイズが乗っても出力にはノイズが
現れないことが解る。

【００３０】

【発明の効果】以上述べたように、本発明では、ノイズ
が加わったタイミング信号が与えられても、ノイズによ
る影響のない出力クロック信号を出力することができ、
これによって、コンピュータに対する誤入力、及び、誤
入力によるコンピュータの誤動作を防止できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るタイミング信号整
形回路を示す回路図である。

【図２】図１の動作を説明するための真理値表である。

【図３】図１の動作を説明するためのタイミングチャー
トである。

【図４】本発明の適用されるコンピュータを概略的に説
明するためのブロック図である。

【符号の説明】

２１、２２、２３ 第１乃至第３の入力バッファ ２６ 第１のＯＲゲート ２７ 第１のＡＮＤゲート ２８ 第２のＯＲゲート ３０ フリップフロップ回路 ３１ 第１の排他的ＮＯＲゲート ３２ 第２のＡＮＤゲート ３３ 第２の排他的ＮＯＲゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 タイミング信号に伴うノイズを除去する
   ためのタイミング信号整形回路において、互いに異なる
   複数の閾値を前記タイミング信号のレベルに応じて備
   え、前記タイミング信号のレベルと、前記各閾値との比
   較結果に応じた複数の論理信号をそれぞれ出力する複数
   の入力バッファと、前記複数の論理信号を論理的に処理
   して、前記タイミング信号に伴うノイズを除去する論理
   回路とを有することを特徴とするタイミング信号整形回
   路。
2. 【請求項２】 請求項１において、前記複数の入力バッ
   ファは、互いに異なる高、中、及び、低レベルの閾値を
   それぞれ有する第１乃至第３の入力バッファによって構
   成されており、前記論理回路は、前記第１及び第２の入
   力バッファに接続された第１のＯＲゲート、第２及び第
   ３の入力バッファに接続された第１のＡＮＤゲート、前
   記第１のＯＲゲート及び第１のＡＮＤゲートに接続され
   た第２のＯＲゲート、第２のＯＲゲートに接続されたフ
   リップフロップ、及び、第１及び第３の入力バッファに
   接続された第１の排他的論理演算回路とを備え、当該第
   １の排他的論理演算回路の出力から前記フリップフロッ
   プ回路のクロック信号が生成されることを特徴とするタ
   イミング信号整形回路。
3. 【請求項３】 請求項２において、更に、リファレンス
   クロック信号が前記タイミング信号と共に与えられ、当
   該リアァレンスクロック信号と前記第２の入力パッファ
   の出力との比較を行う第２の排他的論理演算回路と、前
   記第１及び第２の排他的論理演算回路に接続された第２
   のＡＮＤゲートとを備え、第２のＡＮＤゲートは、前記
   第２の入力バッファの出力と前記リアァレンスクロック
   信号とが同一の論理のとき、前記フリップフロップ回路
   のクロック信号として、出力を送出することを特徴とす
   るタイミング信号整形回路。
4. 【請求項４】 一連のタイミング信号に伴うノイズを除
   去するためのタイミング信号整形回路において、前記タ
   イミング信号を分断するようなノイズ及び隣接するタイ
   ミング信号間に生じるノイズをも防止できるような構成
   を備えていることを特徴とするタイミング信号整形回
   路。