JP6940535B2 - 電子装置及びノイズ除去システム - Google Patents

Description

本発明は、電子装置及びノイズ除去システムに関する。

電気回路において、正常なパルス幅より細いひげ状のパルスノイズをグリッチと呼ぶ。論理回路において、２つの入力信号が近接した時間に変化すると、出力にグリッチが発生することがある。これは、２つの信号の信号遅延時間を要因とする現象であり、レーシングと呼ばれる。

また、集積回路等において複数の出力端子が同時に同じ方向に変化するときに、近接する端子にグリッチが発生することがあり、これは同時スイッチングノイズと呼ばれる。別の例としては、並走する２つの信号がある場合、一方が変化した際に他方にグリッチが発生することがあり、これはクロストークと呼ばれる。このほかにも静電気放電や放射電磁界等様々な原因でグリッチが発生し得る。

これらのグリッチは、次段以降の論理回路に悪影響を及ぼすことがある。そこで、グリッチノイズを除去する回路が提案されている（例えば、特許文献１参照）。

特開２００９−２２５１５３号公報

特許文献１に記載されたグリッチ除去回路では、ｎ段のＤフリップフロップ回路に信号が入力されている。ｎ段のＤフリップフロップ回路のそれぞれの出力が一致する場合に、ｎ段のＤフリップフロップの最後段の出力が出力される。一方、ｎ段のＤフリップフロップ回路のそれぞれの出力が一致しない場合、グリッチノイズが発生したと判断される。そして、ｎ段のＤフリップフロップの最後段の前回の出力が維持されることで、グリッチノイズが除去される。

ところで、グリッチ除去回路で除去できないような大きなパルス幅のグリッチノイズが発生すると、致命的なエラーとなる。そこで、このような除去不可能な大きなパルス幅のグリッチノイズを発生させないようにすることが望まれている。信号へのグリッチノイズの発生の要因として、論理回路の設置環境、部品の不良（劣化）等が考えられる。また、除去不可能な大きなパルス幅のグリッチノイズが発生する前には、除去可能な小さなパルス幅のグリッチノイズが発生する可能性が考えられる。そこで、除去可能な小さなパルス幅のグリッチノイズが発生した段階で、このグリッチノイズを除去したことを記録することが望まれている。グリッチノイズを除去した回数を記録しておくことが望まれている。

本開示の一態様に係る電子装置は、信号に含まれるグリッチを除去する機能を有する電子装置であって、入力された信号のグリッチを除去するグリッチ除去回路と、グリッチを除去した回数をカウントするカウント部と、を備える。

本開示の一態様によれば、入力信号のグリッチノイズを除去すると共に、グリッチノイズを除去した回数を数えてその回数を記録することができる。

本開示の第１実施形態に係る電子装置を示す回路図である。 本開示の第２実施形態に係る電子装置を示す回路図である。 図２の電子装置の入力信号、出力信号及びインクリメント値の変化を示すタイムチャートである。 本開示の第３実施形態に係る電子装置を示す回路図である。 本開示の第４実施形態に係る電子装置を示す回路図である。 本開示の第５実施形態に係る電子装置を示す回路図である。 本開示の第６実施形態に係る電子装置を示す回路図である。 本開示の第７実施形態に係る電子装置を示す回路図である。 本開示の第１乃至第５実施形態に係る電子装置に付加し得る初期化回路を示す回路図である。 本開示の第８実施形態に係る電子装置を示す回路図である。 本開示の第９実施形態に係る電子装置を示す回路図である。 本開示の第１０実施形態に係る電子装置を示す回路図である。 本開示の第１１実施形態に係る電子装置を示す回路図である。 本開示の第１０及び第１１実施形態に係る電子装置に初期化回路付加する際の配線を示す回路図である。 本開示の第１２実施形態に係る電子装置を示す回路図である。 本開示に係るノイズ除去システムの一実施形態の構成を示すブロック図である。

以下、本開示に係る電子装置の各実施形態について、図１〜図１５を参照しながら説明する。

［第１実施形態］
図１は、本開示の第１実施形態に係る電子装置１を示す回路図である。電子装置１は、信号に含まれるグリッチを除去する機能を有する。なお、以下の説明では、「グリッチノイズ」及び「グリッチ」は、単に「グリッチ」として説明されることがある。

電子装置１は、入力された信号のグリッチを除去するグリッチ除去回路１０と、グリッチ除去回路１０がグリッチを除去した回数をカウントするカウント部２０と、カウント部２０のカウント数に基づく制御を行う電子装置制御部３０と、カウント部２０のカウント数が所定のしきい値を超えた場合にその旨を報知する報知部４０と、定期的又は所定の事象が発生したときにカウント部２０のカウント数をログに残す電子装置記録部５０と、外部の機器と通信する電子装置通信部６０とを備える。

グリッチ除去回路１０は、信号入力端子１１と、ｎ段（ｎは１以上の整数）の原信号遅延素子１２と、出力信号を生成する出力信号生成部１３と、出力信号を出力する信号出力端子１４と、を備える。

信号入力端子１１は、不図示の外部デバイスに接続される端子である。信号入力端子１１は、外部デバイスから出力された信号の入力を受け付ける。信号入力端子１１は、例えば、外部デバイスの設置環境、部品の不良（劣化）等の影響によりグリッチを含む可能性のある信号の入力を受け付ける。なお、信号入力端子１１に入力される信号がグリッチ除去回路１０と非同期である場合、信号入力端子１１とグリッチ除去回路１０の間にシンクロナイザ（図示せず）と呼ばれる複数段（典型的には２段又は３段）のＤフリップフロップを挿入し、入力信号を同期化してもよい。以下、信号入力端子１１に入力される信号又はシンクロナイザ通過後の信号を「原信号」ともいう。

ｎ段の原信号遅延素子１２は、原信号が入力される回路である。ｎ段の原信号遅延素子１２のうち、１段目の原信号遅延素子１２の入力端子は、信号入力端子１１に接続される。また、１段目の原信号遅延素子１２の出力端子は、次段の原信号遅延素子１２の入力端子に接続される。次段の原信号遅延素子１２の出力端子は、次々段の原信号遅延素子１２の入力端子に接続される。このようにして、ｎ段の原信号遅延素子１２は、信号入力端子１１に対して直列に接続されて構成される。本実施形態において、ｎ段の原信号遅延素子１２のそれぞれは、例えば、Ｄフリップフロップである。ｎ段の原信号遅延素子１２のそれぞれには、同じ立ち上がりタイミングを含むクロック信号が入力される。１段目の原信号遅延素子１２は、クロック信号の立ち上がり時に信号入力端子１１又はシンクロナイザの出力（原信号）をラッチする。また、２段目以降のｎ−１段の原信号遅延素子１２のそれぞれは、クロック信号の立ち上がり時に前段の出力をラッチする。なお、クロック信号を入力する回路は、簡略化のために図示を省略する。

出力信号生成部１３は、ｎ段の原信号遅延素子１２のそれぞれから出力される信号と、原信号とから出力信号を生成する回路である。出力信号生成部１３の入力端子は、ｎ段の原信号遅延素子１２の出力のそれぞれと、信号入力端子１１とに接続される。

信号出力端子１４は、グリッチ除去された信号を出力する端子である。信号出力端子１４は、出力信号生成部１３の出力端子に接続される。

カウント部２０は、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２と、判定信号生成部２２に基づいて、グリッチを除去した回数を係数するインクリメント部２３と、を備える。

ｎ段の出力信号遅延素子２１は、原信号が入力される回路である。ｎ段の出力信号遅延素子２１のうち、１段目の出力信号遅延素子２１の入力端子は、出力信号生成部１３の出力端子に接続される。また、１段目の出力信号遅延素子２１の出力端子は、次段の出力信号遅延素子２１の入力端子に接続される。次段の出力信号遅延素子２１の出力端子は、次々段の出力信号遅延素子２１の入力端子に接続される。このようにして、ｎ段の出力信号遅延素子２１は、出力信号生成部１３に対して縦続接続されて構成される。本実施形態において、ｎ段の出力信号遅延素子２１のそれぞれは、例えば、Ｄフリップフロップである。ｎ段の出力信号遅延素子２１のそれぞれには、同じ立ち上がりタイミングを含むクロック信号が入力される。１段目の出力信号遅延素子２１は、クロック信号の立ち上がり時に現在の出力信号をラッチする。また、２段目以降の出力信号遅延素子２１は、クロック信号の立ち上がり時にそれぞれの前段の出力信号遅延素子２１の出力をラッチする。

判定信号生成部２２は、現在の出力信号と出力信号遅延素子２１から出力される信号と原信号遅延素子１２の最後段から出力される信号とからグリッチの除去の有無を示す判定信号を生成する。

インクリメント部２３は、グリッチを除去した回数をインクリメントして保持するインクリメンタ２３１を有する。インクリメンタ２３１は、グリッチを除去した回数をインクリメント（カウント）する回路である。本実施形態のインクリメント部は、判定信号生成部２２が出力する判定信号をインクリメンタ２３１の入力端子に直接入力する。インクリメンタ２３１の出力端子は、バス７０等を介して、後述する電子装置制御部３０に接続される。

インクリメンタ２３１は、例えば、加算器とレジスタとにより構成される。判定信号がハイレベルである場合、インクリメンタ２３１はレジスタに格納されているグリッチを除去した回数に＋１（インクリメント）する。

カウント部２０は、クロック１周期ごとにグリッチの除去の有無を確認してインクリメンタ２３１をインクリメントする。つまり、カウント部２０は、グリッチ除去回路１０が除去したグリッチの時間幅がクロック２周期分以上である場合、そのグリッチを除去した回数を複数回としてカウントする。

電子装置制御部３０は、プログラムによって指示される動作を行うプロセッサ（ＣＰＵ）を有する構成とすることができる。インクリメンタ２３１の出力値を取得して、後述する報知部４０、電子装置記録部５０及び電子装置通信部６０を制御する。

具体例として、電子装置制御部３０は、報知部４０を制御するためにグリッチを除去した回数が所定のしきい値を超えたか否かを判断する判断部としての機能を有する。また、電子装置制御部３０は、電子装置記録部５０にカウント数を記録させるタイミングを判定する機能を有する。また、電子装置制御部３０は、電子装置通信部６０に外部に送信するカウント数を受け渡す機能を有する。このような電子装置制御部３０各種の機能は、それぞれプロセッサの動作を指示するプログラムの一部によって実現することができる。

報知部４０、例えば、画面を有するモニタ等の表示装置、音声を発生する再生装置、点灯する光源等を有する出力装置である。報知部４０は、表示、音声の発生、光源の点灯等によってカウントされた回数が所定のしきい値を超えたことを報知するよう構成することができる。報知部４０は、設置環境の改善や部品交換を促してもよい。

電子装置記録部５０は、メモリ、ハードディスクドライブ等の記憶装置を有する構成とすることができる。電子装置記録部５０は、カウント部２０のカウント数とそのカウント数を確認した時刻とを記録することが好ましい。

電子装置記録部５０にカウント数を記録する事象としては、例えば致命的なエラーの発生等を挙げることができる。

電子装置通信部６０は、カウント部２０のカウント数を外部に送信するカウント送信部として機能する。電子装置通信部６０は、例えばイーサーネット通信モジュール、無線通信モジュール等を備える構成とすることができる。

また、電子装置通信部６０は、グリッチを除去した回数が所定のしきい値を超えた場合に、外部の機器にカウント部２０のカウント数が所定のしきい値を超えたこと示す情報を送信する第２の報知部として使用することもできる。

以上説明した本開示の第１実施形態の電子装置１によれば、以下に説明するような効果を奏する。

電子装置１は、信号に含まれるグリッチを除去する機能を有する電子装置１であって、入力された信号のグリッチを除去するグリッチ除去回路１０と、グリッチを除去した回数をカウントするカウント部２０と、を備える。これにより、入力信号のグリッチノイズを除去した回数を数え、その回数を記録することができる。したがって、電子装置１は、グリッチを除去した回数、例えば電子装置１の出荷試験においてグリッチを除去した回数等を確認することができる。これにより、グリッチを除去した回数が０回以外であれば、その電子装置１の個体をリジェクトすることができる。また、基板開発時又は装置開発時に、ノイズを印加した試験を行うことで、基板又は装置の耐ノイズ性を評価することができる。グリッチを除去した回数が少なければ、基板又は装置の耐ノイズ性が高い（良い設計）と言える。逆に、グリッチを除去した回数が多ければ、基板又は装置の耐ノイズ性が低い（悪い設計）と言える。このようにして、基板又は装置の設計の改善に役立てることができる。

電子装置１において、グリッチ除去回路１０は、原信号が入力されるｎ段の原信号遅延素子１２と、原信号遅延素子１２から出力される信号と原信号とから出力信号を生成する出力信号生成部１３を備える。これにより、適切にグリッチを除去した出力信号を出力することができる。また、電子装置１において、カウント部２０は、出力信号が入力されるｎ段の出力信号遅延素子２１と、現在の出力信号と出力信号遅延素子から出力される信号と原信号遅延素子１２の最後段から出力される信号とからグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２と、グリッチを除去した回数をインクリメントして保持するインクリメンタ２３１を有し、判定信号に基づいてインクリメンタ２３１をインクリメントするインクリメント部２３を備える。これにより、グリッチを除去した回数を正確にカウントすることができる。

電子装置１は、カウント部２０のカウント数が所定のしきい値を超えたか否かを判断する電子装置制御部３０と、カウント部２０のカウント数が所定のしきい値を超えたことを報知する報知部４０と、を更に備える。これにより、グリッチが所定回数を超えた場合に報知することができる。この構成によって、グリッチ除去不能な大きなグリッチが入力される前に報知することができるので、大きなグリッチによるエラーの発生前に改善を促すことができる。

電子装置１において、報知部４０は、カウント部２０のカウント数が所定のしきい値を超えたことを画面に表示することができる。これにより、グリッチが所定回数を超えたことを分かりやすく報知することができる。

電子装置１において、第２の報知部としての電子装置通信部６０は、カウント部２０のカウント数が所定のしきい値を超えたこと示す情報を外部に送信する。これにより、グリッチが所定回数を超えたことを外部の機器に認知させることができるので、複数の電子装置１の状態を一括して把握するようなシステムを構成することができる。

電子装置１は、定期的又は所定の事象が発生したときにカウント部のカウント数をログに残す電子装置記録部５０を更に備える。これにより、後でグリッチの発生状況の変化を確認することができる。

［第２実施形態］
図２は、本開示の第２実施形態に係る電子装置１ａを示す回路図である。電子装置１ａは、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。なお、以降の説明において、先に説明した実施形態と同じ構成要素には同じ符号を付して重複する説明を省略することがある。

本実施形態の電子装置１ａは、入力された信号のグリッチを除去するグリッチ除去回路１０ａと、グリッチ除去回路１０ａがグリッチを除去した回数をカウントするカウント部２０ａと、カウント部２０ａのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

本実施形態の電子装置１ａの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。本実施形態の電子装置１ａも、報知部４０、電子装置記録部５０及び電子装置通信部６０を備え得るが、図示及び説明を省略する。

グリッチ除去回路１０ａは、信号入力端子１１と、ｎ段（ｎは１以上の整数）の原信号遅延素子１２と、出力信号を生成する出力信号生成部１３ａと、出力信号を出力する信号出力端子１４と、を備える。

出力信号生成部１３ａは、論理和を出力する出力生成ＯＲ回路１３１である。出力信号生成部１３ａは、ｎ段の原信号遅延素子１２のそれぞれから出力される信号と、原信号との論理和を出力する。

以上のグリッチ除去回路１０ａでは、原信号が信号入力端子１１に入力される。このため、原信号遅延素子１２には、ハイレベルである時にローレベル方向のグリッチノイズを含む可能性がある信号が入力される。ｎ段の原信号遅延素子１２は、クロック信号の立ち上がりに合わせて、原信号又は前段の原信号遅延素子１２の出力信号をラッチする。原信号は、出力信号生成部１３ａに入力される。また、原信号遅延素子１２のそれぞれの出力は、出力信号生成部１３ａに入力される。

グリッチがクロックの立ち上がりに重なりセットアップ時間とホールド時間を満足する十分なパルス幅がある場合、１段目の原信号遅延素子１２は、クロックの立ち上がりによりローレベルをラッチする。このとき、次のクロックの立ち上がりにおいて、２段目の原信号遅延素子１２は、１段目の原信号遅延素子１２の出力であるローレベルをラッチする。次のクロックの立ち上がりにおいて、３段目の原信号遅延素子１２は、２段目の原信号遅延素子１２の出力であるローレベルをラッチする。このようにして、ｎ段目の原信号遅延素子１２は、クロック信号の立ち上がりのｎ回目において、ローレベルをラッチする。しかしながら、他の原信号遅延素子１２がハイレベルをラッチしているため、出力信号生成部１３ａは、ハイレベルを出力する。

出力信号生成部１３ａは、原信号がローレベルであり、且つｎ段の原信号遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。つまり、出力信号生成部１３ａは、原信号にローレベルがｎ＋１回続かない限り、ハイレベルを出力する。これにより、グリッチ除去回路１０ａは、クロックｎ周期までの幅のローレベル方向のグリッチを除去することができる。

カウント部２０ａは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ａと、判定信号生成部２２ａに基づいて、グリッチを除去した回数を係数するインクリメント部２３と、を備える。

判定信号生成部２２ａは、原信号遅延素子１２の最後段から出力される信号を反転する遅延信号反転器２２１と、遅延信号反転器２２１の出力、現在の出力信号、及び全ての出力信号遅延素子２１から出力される信号が入力され、これらの論理積を出力する判定ＡＮＤ回路２２２とを有する。

判定信号生成部２２ａは、現在の出力信号と過去ｎ回の出力信号とがハイレベルであり、且つｎ回前の原信号がローレベルである場合にのみ、グリッチを除去したことを示すハイレベルとなり、他の場合にはローレベルとなる判定信号を出力する。

図３に、電子装置１ａにおけるクロック信号、原信号、出力信号及びインクリメンタ２３１のカウントと継時変化を示す。なお、図３は、ｎ＝１の場合である。

出力信号生成部１３ａは、原信号がハイレベルになると、出力信号をハイレベルに遷移させる。出力信号生成部１３ａは、出力信号がハイレベルである場合、ｎ＋１回以上続けてクロック信号の立ち上がり時に原信号がローレベルにならなければ出力信号をハイレベルのまま保持する。このため、出力信号は、原信号がローレベルになってからクロックｎ周期分遅れたクロック信号の立ち上がり時にローレベルに遷移する。このため、出力信号生成部１３ａは、原信号がグリッチノイズによってクロックｎ周期分以下の短時間だけローレベルとなったとしても、出力信号をハイレベルのまま保持、つまりグリッチを除去した出力信号を出力する。

判定信号生成部２２ａは、出力信号がｎ回前から現在まで続けてｎ＋１回ハイレベルであり、且つｎ回前の原信号と同じ値を出力する最後段の原信号遅延素子１２の出力がグリッチを示すローレベルである場合にのみ、判定信号をハイレベルにする。つまり、判定信号生成部２２ａは、ｎ回前のクロックの立ち上がり時に原信号がローレベルであったにもかかわらず出力信号がハイレベルのままｎ＋１回保持されたときに、グリッチが除去されたことを示す判定信号を出力する。

インクリメント部２３は、判定信号生成部２２ａから出力される判定信号がハイレベルになる度に、インクリメンタ２３１のカウントを１ずつインクリメントする。ｎが２以上であり、グリッチが複数のクロックの立ち上がりに跨る場合、判定信号生成部２２ａは、クロック複数周期にわたって判定信号をハイレベルに保持する。したがって、グリッチの幅が大きい場合、インクリメンタ２３１のカウントは１以上増えることになる。

以上説明した第２実施形態の電子装置１ａによれば、先に説明した第１実施形態の効果に加え、以下のような効果を奏する。

電子装置１ａにおいて、判定信号生成部２２ａは、現在の出力信号と全ての出力信号遅延素子２１から出力される信号とが等しく、かつ現在の出力信号と原信号遅延素子１２の最後段から出力される信号とが異なる場合に、グリッチを除去したことを示す値となる判定信号を生成する。これにより、グリッチが除去された回数を正確にカウントすることができる。

電子装置１ａにおいて、原信号遅延素子１２は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３ａは、原信号遅延素子のそれぞれから出力される信号と原信号との論理和を出力する。これにより、原信号遅延素子１２の全ての出力及び原信号がハイレベルでない場合以外には、出力信号生成部１３ａは、ハイレベルを出力する。したがって、グリッチのパルス幅が複数のクロックの立ち上がりに跨る場合であっても、グリッチを除去することができる。

［第３実施形態］
図４は、本開示の第３実施形態に係る電子装置１ｂを示す回路図である。電子装置１ｂは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去する装置である。

本実施形態の電子装置１ｂは、入力された信号のグリッチを除去するグリッチ除去回路１０ｂと、グリッチ除去回路１０ｂがグリッチを除去した回数をカウントするカウント部２０ｂと、カウント部２０ｂのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

第３実施形態の電子装置１ｂの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。

グリッチ除去回路１０ｂは、信号入力端子１１と、ｎ段（ｎは１以上の整数）の原信号遅延素子１２と、出力信号を生成する出力信号生成部１３ｂと、出力信号を出力する信号出力端子１４と、を備える。

出力信号生成部１３ｂは、ｎ段の原信号遅延素子１２のそれぞれから出力される信号と、原信号との論理積を出力する出力生成ＡＮＤ回路１３２である。

グリッチ除去回路１０ｂでは、原信号遅延素子１２には、ハイレベルである時にローレベル方向のグリッチノイズを含む可能性がある信号が入力される。

出力信号生成部１３ｂは、原信号がハイレベルであり、且つｎ段の原信号遅延素子１２の全てがハイレベルをラッチしていない限り、ローレベルを出力する。つまり、出力信号生成部１３ｂは、原信号にハイレベルがｎ＋１回続かない限り、ローレベルを出力する。これにより、グリッチ除去回路１０ｂは、クロックｎ周期までの幅のローレベル方向のグリッチを除去することができる。

カウント部２０ｂは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ｂと、判定信号生成部２２ｂに基づいて、グリッチを除去した回数を係数するインクリメント部２３と、を備える。

判定信号生成部２２ｂは、原信号遅延素子１２の最後段から出力される信号を反転する遅延信号反転器２２１と、遅延信号反転器２２１の出力、現在の出力信号、及び全ての出力信号遅延素子２１から出力される信号が入力され、これらの否定論理和を出力する判定ＮＯＲ回路２２３とを有する。

判定信号生成部２２ｂは、現在の出力信号と過去ｎ回の出力信号とがローレベルであり、且つｎ回前の原信号がハイレベルである場合にのみ、グリッチを除去したことを示すハイレベルとなり、他の場合にはローレベルとなる判定信号を出力する。

以上説明した第３実施形態の電子装置１ｂによれば、先に説明した第１実施形態の効果に加え、以下のような効果を奏する。

電子装置１ｂにおいて、判定信号生成部２２ｂは、現在の出力信号と全ての出力信号遅延素子２１から出力される信号とが等しく、かつ現在の出力信号と原信号遅延素子１２の最後段から出力される信号とが異なる場合に、グリッチを除去したことを示す値となる判定信号を生成する。これにより、グリッチが除去された回数を正確にカウントすることができる。

電子装置１ｂにおいて、原信号遅延素子１２は、ローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３ｂは、原信号遅延素子１２のそれぞれから出力される信号と原信号との論理積を出力する。これにより、出力信号生成部１３ｂは、ｎ段の原信号遅延素子１２の全ての出力及び原信号がハイレベルでない場合以外には、出力信号としてローレベルを出力する。したがって、出力信号生成部１３ｂは、原信号に含まれるｎ＋１周期以上継続しないハイレベルの信号をグリッチノイズとして適切に除去することができる。

［第４実施形態］
図５は、本開示の第４実施形態に係る電子装置１ｃを示す回路図である。電子装置１ｃは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

電子装置１ｃは、入力された信号のグリッチを除去するグリッチ除去回路１０ｃと、グリッチ除去回路１０ｃがグリッチを除去した回数をカウントするカウント部２０ｃと、カウント部２０ｃのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

第４実施形態の電子装置１ｃの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。

グリッチ除去回路１０ｃは、信号入力端子１１と、ｎ段（ｎは１以上の整数）の原信号遅延素子１２と、出力信号を生成する出力信号生成部１３ｃと、出力信号を出力する信号出力端子１４と、を備える。

出力信号生成部１３ｃは、全ての原信号遅延素子１２の出力信号及び原信号の論理和を出力する出力生成ＯＲ回路１３１と、全ての原信号遅延素子１２の出力信号及び原信号の論理積を出力する出力生成ＡＮＤ回路１３２と、出力生成ＯＲ回路１３１による論理和を無効にすることができる第１スイッチ１３３と、出力生成ＡＮＤ回路１３２による論理積を無効にすることができる第２スイッチ１３４と、第１スイッチ１３３の出力及び第２スイッチ１３４の出力の排他的論理和を出力するＸＯＲ回路１３５と、出力信号生成部１３ｃが出力する出力信号をラッチする出力ラッチ遅延素子１３６と、原信号又は出力ラッチ遅延素子１３６の出力を選択して出力信号生成部１３ｃの出力信号として出力する出力セレクタ１３７と、ハイレベルの原信号に含まれるローレベル方向のグリッチを除去するか否かを選択する選択信号が入力される第１選択端子１３８と、ローレベルの原信号に含まれるハイレベル方向のグリッチを除去するか否かを選択する選択信号が入力される第２選択端子１３９と、を備える。

第１スイッチ１３３は、出力生成ＯＲ回路１３１の出力及び原信号が入力されると共に第１選択端子１３８から選択信号が入力され、選択信号がハイレベルである場合には出力生成ＯＲ回路１３１の出力をＸＯＲ回路１３５に出力し、選択信号がローレベルである場合には出力生成ＯＲ回路１３１の出力を無効にして原信号をＸＯＲ回路１３５に出力するセレクタである。第２スイッチ１３４は、原信号及び出力生成ＡＮＤ回路１３２の出力が入力されると共に第２選択端子１３９から選択信号が入力され、選択信号がハイレベルである場合には出力生成ＡＮＤ回路１３２の出力をＸＯＲ回路１３５に出力し、選択信号がローレベルである場合には出力生成ＡＮＤ回路１３２の出力を無効にして原信号をＸＯＲ回路１３５に出力するセレクタである。ＸＯＲ回路１３５の出力は、出力セレクタ１３７に選択信号として入力される。出力ラッチ遅延素子１３６は、例えばＤフリップフロップであり、クロック周期１回前の出力信号を記憶する。出力セレクタ１３７は、ＸＯＲ回路１３５の出力がハイレベルである場合には、出力ラッチ遅延素子１３６の出力、つまり前回と同じ値の信号を出力信号として出力し、ＸＯＲ回路１３５の出力がローレベルである場合には、原信号を出力信号として出力する。

このような構成を有する出力信号生成部１３ｃの動作について、先ず、第１選択端子１３８及び第２選択端子１３９にそれぞれハイレベルの信号が入力されているときの動作を場合分けして説明する。

（原信号がグリッチを含む可能性のあるハイレベル信号である場合）
出力生成ＯＲ回路１３１は、原信号がローレベルであり、ｎ段の原信号遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。これにより、出力生成ＯＲ回路１３１は、原信号にローレベルがｎ＋１回続かない限り、ハイレベルを出力する。このとき、出力生成ＡＮＤ回路１３２は、原信号がハイレベルであり、ｎ段の原信号遅延素子１２の全てがハイレベルをラッチしている限り、ハイレベルを出力する。一方、出力生成ＡＮＤ回路１３２は、ｎ段の原信号遅延素子１２の一部がローレベルをラッチしていると、ローレベルを出力する。

出力生成ＡＮＤ回路１３２及び出力生成ＯＲ回路１３１が共にハイレベルを出力している場合、ＸＯＲ回路１３５は、出力セレクタ１３７にローレベルを出力する。一方、出力生成ＡＮＤ回路１３２がローレベルを出力している場合、ＸＯＲ回路１３５は、出力セレクタ１３７にハイレベルを出力する。

ＸＯＲ回路１３５からローレベルが出力されている場合、出力セレクタ１３７は、信号出力端子１４に原信号であるハイレベルを出力する。一方、ＸＯＲ回路１３５からハイレベルが出力されている場合、出力ラッチ遅延素子１３６にラッチされている１クロック前の出力セレクタ１３７の出力であるハイレベルを出力する。これにより、ハイレベル信号に含まれるローレベル方向のグリッチを除去することができる。

（原信号がグリッチを含む可能性のあるローレベル信号である場合）
出力生成ＯＲ回路１３１は、原信号がハイレベルであるか、ｎ段の原信号遅延素子１２のいずれかがハイレベルをラッチしていない限り、ローレベルを出力する。このとき、出力生成ＡＮＤ回路１３２は、原信号がローレベルであり、ｎ段の原信号遅延素子１２の全てがローレベルをラッチしていない限り、ハイレベルを出力する。これにより、出力生成ＡＮＤ回路１３２は、原信号にハイレベルがｎ＋１回続かない限り、ローレベルを出力する。

出力生成ＡＮＤ回路１３２及び出力生成ＯＲ回路１３１が共にローレベルを出力している場合、ＸＯＲ回路１３５は、出力セレクタ１３７にローレベルを出力する。一方、出力生成ＯＲ回路１３１がハイレベルを出力している場合、ＸＯＲ回路１３５は、出力セレクタ１３７にハイレベルを出力する。

ＸＯＲ回路１３５からローレベルが出力されている場合、出力セレクタ１３７は、信号出力端子１４に原信号であるハイレベルを出力する。一方、ＸＯＲ回路１３５からハイレベルが出力されている場合、出力ラッチ遅延素子１３６にラッチされている１クロック前の出力セレクタ１３７の出力であるハイレベルを出力する。これにより、ローレベル信号に含まれるハイレベル方向のグリッチを除去することができる。

以上のように、グリッチ除去回路１０ｃは、ハイレベル方向のグリッチとローレベル方向のグリッチとの両方を除去することができる。

次に、第１選択端子１３８及び第２選択端子１３９の少なくともいずれかにローレベルの信号が入力されているときの動作について説明する。

第１選択端子１３８から第１スイッチ１３３に入力される選択信号がローレベルであり、且つ第２選択端子１３９から第２スイッチ１３４に入力される選択信号がハイレベルである場合、出力生成ＯＲ回路１３１の論理和が無効となり、出力生成ＡＮＤ回路１３２の論理積が有効となっている。この場合、図５のグリッチ除去回路１０ｃは、図２のグリッチ除去回路１０ａと等価となるので、図２のグリッチ除去回路１０ａと同様にハイレベルの原信号に含まれるローレベル方向のグリッチを除去する。

第１選択端子１３８から第１スイッチ１３３に入力される選択信号がハイレベルであり、且つ第２選択端子１３９から第２スイッチ１３４に入力される選択信号がローレベルである場合、出力生成ＯＲ回路１３１の論理和が有効となり、出力生成ＡＮＤ回路１３２の論理積が無効となっている。この場合、図５のグリッチ除去回路１０ｃは、図４のグリッチ除去回路１０ｂと等価となるので、図４のグリッチ除去回路１０ｂと同様にローレベルの原信号に含まれるハイレベル方向のグリッチを除去する。

第１選択端子１３８から第１スイッチ１３３に入力される選択信号がローレベルであり、且つ第２選択端子１３９から第２スイッチ１３４に入力される選択信号がローレベルである場合、出力生成ＯＲ回路１３１の論理和及び出力生成ＡＮＤ回路１３２の論理積がいずれも無効となっている。この場合、図５のグリッチ除去回路１０ｃは、常に原信号をそのまま出力信号として出力する。

以上のように、図５の電子装置１ｃは、１つのグリッチ除去回路１０ａに対して、第１スイッチ１３３及び第２スイッチ１３４の設定によって、４つの動作モードが選択され得る。

カウント部２０ｃは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ｃと、判定信号生成部２２ｃに基づいて、グリッチを除去した回数を係数するインクリメント部２３と、を備える。なお、出力ラッチ遅延素子１３６が出力信号遅延素子２１の１段目を兼ねてもよい。

判定信号生成部２２ｃは、現在の出力信号及び全ての出力信号遅延素子２１から出力される信号が入力され、論理積を出力する判定ＡＮＤ回路２２４と、現在の出力信号及び全ての出力信号遅延素子２１から出力される信号が入力され、否定論理和を出力するＮＯＲ回路２２５と、判定ＡＮＤ回路２２４の出力又はＮＯＲ回路２２５の出力を選択して出力するセレクタ２２６とを備える。セレクタ２２６には、選択信号としてグリッチ除去回路１０ｃの最後段の原信号遅延素子１２の出力が入力され、この選択信号がハイレベルである場合にはＮＯＲ回路の出力をインクリメント部２３に出力し、選択信号がローレベルである場合にはＡＮＤ回路の出力をインクリメント部２３に出力する。

これにより、判定信号生成部２２ｃは、現在の出力信号と全ての出力信号遅延素子２１から出力される信号とが等しく、かつ現在の出力信号と原信号遅延素子１２の最後段から出力される信号とが異なる場合に、グリッチを除去したことを示す値となる判定信号を生成する。

以上説明した第４実施形態の電子装置１ｃによれば、先に説明した第１実施形態の効果に加え、以下のような効果を奏する。
え、以下のような効果を奏する。

電子装置１ｃにおいて、判定信号生成部２２ｃは、現在の出力信号と全ての出力信号遅延素子２１から出力される信号とが等しく、かつ現在の出力信号と原信号遅延素子１２の最後段から出力される信号とが異なる場合に、グリッチを除去したことを示す値となる判定信号を生成する。これにより、グリッチが除去された回数を正確にカウントすることができる。

電子装置１ｃにおいて、原信号遅延素子１２は、ハイレベル時にローレベル方向のグリッチノイズを含む可能性があり且つローレベル時にハイレベル方向のグリッチノイズを含む可能性がある信号が入力されるものであり、出力信号生成部１３は、原信号遅延素子１２のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて、出力信号を生成する。これにより、原信号がハイレベル信号であっても、グリッチを除去することができる。また、信号出力端子１４に出力される信号と、原信号遅延素子１２の最後段の出力とを比較することで、グリッチを除去した回数をカウントすることができる。したがって、電子装置１ｃは比較的汎用性が高い。

電子装置１ｃにおいて、出力信号生成部１３ｃは、論理和を有効にする第１スイッチ１３３と、論理積を有効にする第２スイッチ１３４と、を更に備える。これにより、選択的に原信号のグリッチを除去することができる。したがって、電子装置１ｃは比較的汎用性が高い。

［第５実施形態］
図６は、本開示の第５実施形態に係る電子装置１ｄを示す回路図である。本実施形態に係る電子装置１ｄは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

電子装置１ｄは、入力された信号のグリッチを除去するグリッチ除去回路１０ｄと、グリッチ除去回路１０ｄがグリッチを除去した回数をカウントするカウント部２０ｄと、カウント部２０ｄのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

第５実施形態の電子装置１ｄの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。

グリッチ除去回路１０ｄは、信号入力端子１１と、ｎ段（ｎは１以上の整数）の原信号遅延素子１２と、出力信号を生成する出力信号生成部１３ｄと、出力信号を出力する信号出力端子１４と、を備える。

出力信号生成部１３ｄは、全ての原信号遅延素子１２の出力信号及び原信号の論理和を出力する出力生成ＯＲ回路１３１と、全ての原信号遅延素子１２の出力信号及び原信号の論理積を出力する出力生成ＡＮＤ回路１３２と、ハイレベルの原信号に含まれるローレベル方向のグリッチを除去するか否かを選択する選択信号が入力される第１選択端子１３８と、ローレベルの原信号に含まれるハイレベル方向のグリッチを除去するか否かを選択する選択信号が入力される第２選択端子１３９と、出力生成ＯＲ回路１３１の出力と第１選択端子１３８から入力される選択信号との論理積を出力する第１選択ＡＮＤ回路１４０と、第１選択ＡＮＤ回路１４０の出力と原信号との論理和を出力する第１選択ＯＲ回路１４１と、第１選択端子１３８から入力される選択信号を反転する選択信号反転器１４２と、出力生成ＡＮＤ回路１３２の出力と選択信号反転器１４２の出力との論理和を出力する第２選択ＯＲ回路１４３と、第２選択ＯＲ回路１４３の出力と原信号との論理積を出力する第２選択ＡＮＤ回路１４４と、出力信号をラッチする出力ラッチ遅延素子１３６と、第２選択ＯＲ回路１４３の出力と出力ラッチ遅延素子１３６の出力との論理和を出力する出力ＯＲ回路１４５と、出力ＯＲ回路１４５の出力と第１選択ＯＲ回路１４１の出力との論理積を出力する出力ＡＮＤ回路１４６と、を備える。

第１選択ＡＮＤ回路１４０は、第１選択端子１３８から入力される選択信号がハイレベルである場合には出力生成ＯＲ回路１３１の出力をそのまま出力し、第１選択端子１３８から入力される選択信号がローレベルである場合には出力生成ＯＲ回路１３１の出力にかかわらずローレベルの信号を出力する。出力生成ＯＲ回路１３１の出力は、原信号がハイレベルである場合には必ずハイレベルとなる。このため、第１選択ＯＲ回路１４１の出力は、原信号（出力生成ＯＲ回路１３１による論理和を無効にした出力）又は出力生成ＯＲ回路１３１の出力（出力生成ＯＲ回路１３１による論理和を有効にした出力）となる。

第２選択ＯＲ回路１４３は、第２選択端子１３９から入力される選択信号がハイレベルである場合には出力生成ＡＮＤ回路１３２の出力をそのまま出力し、第２選択端子１３９から入力される選択信号がローレベルである場合には出力生成ＡＮＤ回路１３２の出力にかかわらずハイレベルの信号を出力する。出力生成ＡＮＤ回路１３２の出力は、原信号がローレベルである場合には必ずローレベルとなる。このため、第２選択ＡＮＤ回路１４４の出力は、原信号（出力生成ＡＮＤ回路１３２による論理積を無効にした出力）又は出力生成ＡＮＤ回路１３２の出力（出力生成ＡＮＤ回路１３２による論理積を有効にした出力）となる。

出力ラッチ遅延素子１３６は、クロック周期１回前の出力信号を記憶する。出力ＯＲ回路１４５の出力は、１回前の出力信号がハイレベルである場合及び第２選択ＡＮＤ回路１４４の出力がハイレベルである場合にハイレベルとなる。出力ＡＮＤ回路１４６の出力は、出力ＯＲ回路１４５の出力及び第１選択ＯＲ回路１４１の出力が共にハイレベルである場合にハイレベルとなる。出力ＡＮＤ回路１４６に第１選択ＯＲ回路１４１の出力（出力生成ＯＲ回路１３１の出力）及び第２選択ＡＮＤ回路１４４の出力（出力生成ＡＮＤ回路１３２の出力）を直接入力すると、ハイレベルの信号中のローレベル方向を含む信号が出力される。しかしながら、出力信号生成部１３は出力ラッチ遅延素子１３６及び出力ＯＲ回路１４５を有するため、ひとたび出力信号がハイレベルとなると、第２選択ＡＮＤ回路１４４の出力がローレベルになっても、第１選択ＯＲ回路１４１の出力がハイレベルであった次の回には、出力ＯＲ回路１４５がハイレベルの信号を出力する。これにより、出力ＡＮＤ回路１４６の出力は、原信号からローレベル方向のグリッチ及びハイレベル方向のグリッチを除去した信号となる。

カウント部２０ｄは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ｄと、判定信号生成部２２ｄに基づいて、グリッチを除去した回数を係数するインクリメント部２３と、を備える。

判定信号生成部２２ｄは、原信号遅延素子１２の最後段から出力される信号を反転する遅延信号反転器２２１と、遅延信号反転器２２１の出力、現在の出力信号、全ての出力信号遅延素子２１から出力される信号が入力され、これらの論理積を出力する判定ＡＮＤ回路２２２と、及び全ての出力信号遅延素子２１から出力される信号が入力され、これらの否定論理和を出力する判定ＮＯＲ回路２２３と、判定ＡＮＤ回路２２２の出力と判定ＮＯＲ回路２２３との論理和を出力する判定ＯＲ回路２２７と、を有する。

判定ＡＮＤ回路２２２の出力は、グリッチ除去回路１０ｄがハイレベルの原信号中のローレベル方向のグリッチを除去したときにハイレベルとなる。判定ＮＯＲ回路２２３の出力は、グリッチ除去回路１０ｄがローレベルの原信号中のハイレベル方向のグリッチを除去したときにハイレベルとなる。このため、判定ＮＯＲ回路２２３の出力は、グリッチ除去回路１０ｄがいずれかの方向のグリッチを除去したときにハイレベルとなる。

以上説明した第５実施形態の電子装置１ｄも、先に説明した第４実施形態の電子装置１ｃと同様の効果を奏する。

［第６実施形態］
図７は、本開示の第６実施形態に係る電子装置１ｅを示す回路図である。本実施形態の電子装置１ｅは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

電子装置１ｅは、入力された信号のグリッチを除去するグリッチ除去回路１０ｃと、グリッチ除去回路１０ｃがグリッチを除去した回数をカウントするカウント部２０ｅと、カウント部２０ｅのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

第６実施形態の電子装置１ｅのグリッチ除去回路１０ｃは、第４実施形態の電子装置１ｃのグリッチ除去回路１０ｃと同様である。第６実施形態の電子装置１ｅの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。

カウント部２０ｅは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ｅと、判定信号生成部２２ｅに基づいて、グリッチを除去した回数を係数するインクリメント部２３ｅと、を備える。

判定信号生成部２２ｅは、原信号遅延素子１２の最後段から出力される信号を反転する遅延信号反転器２２１と、遅延信号反転器２２１の出力、現在の出力信号、全ての出力信号遅延素子２１から出力される信号が入力され、これらの論理積を出力する判定ＡＮＤ回路２２２と、及び全ての出力信号遅延素子２１から出力される信号が入力され、これらの否定論理和を出力する判定ＮＯＲ回路２２３とを有する。判定信号生成部２２ｅは、判定ＡＮＤ回路２２２の出力を第１の判定信号としてインクリメント部２３ｅに出力すると共に、判定ＮＯＲ回路２２３の出力を第２の判定信号としてインクリメント部２３ｅに出力する。

インクリメント部２３ｅは、判定ＡＮＤ回路２２２が出力する第１の判定信号がハイレベルになる度にグリッチを除去した回数をインクリメントする第１インクリメンタ２３２と、判定ＮＯＲ回路２２３が出力する第２の判定信号がハイレベルになる度にグリッチを除去した回数をインクリメントする第２インクリメンタ２３３と、を有する。つまり、インクリメント部２３ｅは、グリッチ除去回路１０ｃがハイレベルの原信号中のローレベル方向のグリッチを除去した回数を第１インクリメンタ２３２によりカウントし、グリッチ除去回路１０ｃがローレベルの原信号中のハイレベル方向のグリッチを除去した回数を第２インクリメンタ２３３によりカウントする。

以上説明した第６実施形態の電子装置１ｅは、ローレベル方向のグリッチを除去した回数と、ハイレベル方向のグリッチを除去した回数とをインクリメント部２３ｅによって別々にカウントするため、グリッチの発生状況をより詳細に把握することができる。

［第７実施形態］
図８は、本開示の第７実施形態に係る電子装置１ｆを示す回路図である。本実施形態の電子装置１ｆは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

電子装置１ｆは、入力された信号のグリッチを除去するグリッチ除去回路１０ｄと、グリッチ除去回路１０ｄがグリッチを除去した回数をカウントするカウント部２０ｅと、カウント部２０ｅのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

本実施形態の電子装置１ｆにおけるグリッチ除去回路１０ｄは、第５実施形態の電子装置１ｄにおけるグリッチ除去回路１０ｄと同様である。また、本実施形態の電子装置１ｆにおけるカウント部２０ｅは、第６実施形態の電子装置１ｅにおけるカウント部２０ｅと同様である。

この第７実施形態の電子装置１ｆも、ローレベル方向のグリッチを除去した回数と、ハイレベル方向のグリッチを除去した回数とをインクリメント部２３ｅによって別々にカウントするため、グリッチの発生状況をより詳細に把握することができる。

［初期化回路］
図９は、本開示の第１乃至第７実施形態の電子装置１ａ乃至１ｆに付加し得る初期化回路８０を示す回路図である。第１乃至第７実施形態の電子装置１ａ乃至１ｆに初期化回路８０を付加した電子装置は本開示の別の実施形態である。

初期化回路８０は、常時ハイレベルでグリッチ除去した回数のカウントを初期化するときにのみローレベルとなる負論理信号であるリセット信号が入力されるリセット端子８１と、原信号を反転する原信号反転器８２と、原信号反転器８２の出力とリセット端子８１から入力されるリセット信号との論理和を出力する第１初期化ＯＲ回路８３と、原信号とリセット端子８１から入力されるリセット信号との論理和を出力する第２初期化ＯＲ回路８４とを備える。

リセット端子８１に入力されるリセット信号は、第１初期化ＯＲ回路８３及び第２初期化ＯＲ回路８４の他、インクリメンタ２３１のクリア端子にも入力される。第１初期化ＯＲ回路８３の出力は、各出力信号遅延素子２１の保持値をハイレベルに設定するプリセット端子に入力される。一方、第２初期化ＯＲ回路８４の出力は、各出力信号遅延素子２１の保持値をローレベルに設定するクリア端子に入力される。これらのクリア端子やプリセット端子は全て負論理とする。このため、インクリメンタ２３１は、リセット端子８１に入力されるリセット信号がローレベルとなったときにカウントがゼロにリセット（初期設定）される。出力信号遅延素子２１は、第１初期化ＯＲ回路８３の出力がローレベルとなったときに保持値がハイレベルに設定され、第２初期化ＯＲ回路８４の出力がローレベルとなったときに保持値がローレベルに設定される。

第１初期化ＯＲ回路８３の出力は、原信号がハイレベルであり且つリセット端子８１から入力されるリセット信号がローレベルであるときにのみローレベルとなる。第２初期化ＯＲ回路８４の出力は、原信号がローレベルであり且つリセット端子８１から入力されるリセット信号がローレベルであるときにのみローレベルとなる。このため、リセット信号がローレベルとなったときに原信号がハイレベルであった場合には、各出力信号遅延素子２１の保持値がハイレベルに初期設定される。また、リセット信号がローレベルとなったときに原信号がローレベルであった場合には、各出力信号遅延素子２１の保持値がローレベルに初期設定される。

［第８実施形態］
図１０は、本開示の第８実施形態に係る電子装置１ｇを示す回路図である。本実施形態の電子装置１ｇは、本開示の第６実施形態の電子装置１ｅに図９の初期化回路８０を付加したものである。

電子装置１ｇにおいて、リセット端子８１に入力されるリセット信号は、第１初期化ＯＲ回路８３及び第２初期化ＯＲ回路８４に入力されると共に、第１インクリメンタ２３２及び第２インクリメンタ２３３のクリア端子に反転入力される。第１初期化ＯＲ回路８３の出力は、各出力信号遅延素子２１のプリセット端子と、各原信号遅延素子１２のプリセット端子と、出力ラッチ遅延素子１３６のプリセット端子とにそれぞれ反転入力される。第２初期化ＯＲ回路８４の出力は、各出力信号遅延素子２１のクリア端子と、各原信号遅延素子１２のクリア端子と、出力ラッチ遅延素子１３６のクリア端子とにそれぞれ反転入力される。

以上説明した第８実施形態の電子装置１ｇによれば、先に説明した第１及び第６実施形態の効果に加え、以下のような効果を奏する。

電子装置１ｇは、リセット信号が入力された場合に、原信号遅延素子１２、出力信号遅延素子２１及びインクリメント部２３ｅ（インクリメンタ２３１，２３２）を初期化する初期化回路８０を備える。これにより、電子装置１ｇは、グリッチ除去回路１０ｃとカウント部２０ｅとを初期化することができる。このため、グリッチの発生状況をより詳細に把握することができる。

［第９実施形態］
図１１は、本開示の第９実施形態に係る電子装置１ｈを示す回路図である。本実施形態の電子装置１ｈは、本開示の第７実施形態の電子装置１ｆに図９の初期化回路８０を付加したものである。

電子装置１ｈにおいて、リセット端子８１に入力されるリセット信号は、第１初期化ＯＲ回路８３及び第２初期化ＯＲ回路８４に入力されると共に、第１インクリメンタ２３２及び第２インクリメンタ２３３のクリア端子に反転入力される。第１初期化ＯＲ回路８３の出力は、各出力信号遅延素子２１のプリセット端子と、各原信号遅延素子１２のプリセット端子と、出力ラッチ遅延素子１３６のプリセット端子とにそれぞれ反転入力される。第２初期化ＯＲ回路８４の出力は、各出力信号遅延素子２１のクリア端子と、各原信号遅延素子１２のクリア端子と、出力ラッチ遅延素子１３６のクリア端子とにそれぞれ反転入力される

以上説明した第９実施形態の電子装置１ｈによっても、電子装置１ｈは、グリッチ除去回路１０ｄとカウント部２０ｅとを初期化することができる。このため、グリッチの発生状況をより詳細に把握することができる。

［第１０実施形態］
図１２は、本開示の第１０実施形態に係る電子装置１ｉを示す回路図である。本実施形態の電子装置１ｉは、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

本実施形態の電子装置１ｉは、入力された信号のグリッチを除去するグリッチ除去回路１０ａと、グリッチ除去回路１０ａがグリッチを除去した回数をカウントするカウント部２０ｉと、カウント部２０ｉのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

本実施形態の電子装置１ｉにおけるグリッチ除去回路１０ａは、第２実施形態の電子装置１ａにおけるグリッチ除去回路１０ａと同様である。また、本実施形態に係る電子装置１ｉの電子装置制御部３０は、第１実施形態に係る電子装置１の電子装置制御部３０と同様である。

カウント部２０ｉは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ａと、判定信号生成部２２に基づいて、グリッチを除去した回数を係数するインクリメント部２３ｉと、を備える。本実施形態の電子装置１ｉは、インクリメント部２３ｉの構成のみが、第２実施形態の電子装置１ａと異なる。

インクリメント部２３ｉは、判定信号生成部２２ａが出力する判定信号をラッチする判定信号遅延素子２３４と、判定信号遅延素子２３４の出力を反転する判定信号反転素子２３５と、判定信号生成部２２ａが出力する判定信号と判定信号反転素子２３５の出力との論理積を出力するインクリメントＡＮＤ回路２３６と、インクリメントＡＮＤ回路２３６の出力がハイレベルとなるたびにカウントをインクリメントするインクリメンタ２３１とを備える。

インクリメント部２３ｉは、現在の判定信号がハイレベルでありかつ前回の判定信号がローレベルである場合のみインクリメンタ２３１をインクリメントする。このため、インクリメント部２３ｉは、グリッチ除去回路１０ａがクロック周期の複数回にわたって連続してグリッチを除去した場合、インクリメンタを１回だけインクリメントする。つまり、カウント部２０ｉは、グリッチ除去回路１０ａが除去したグリッチのアサートエッジをカウントする。

以上説明した第１０実施形態の電子装置１ｉによれば、先に説明した第１実施形態の効果に加え、以下のような効果を奏する。

電子装置１ｉは、グリッチ除去回路１０ａが除去したグリッチの時間幅がクロック２周期分以上である場合に、カウント部２０ｉによってそのグリッチを除去した回数を１回としてカウントする。これにより、グリッチの発生状況を正確に把握することができる。

［第１１実施形態］
図１３は、本開示の第１１実施形態に係る電子装置１ｊを示す回路図である。本実施形態の電子装置１ｊは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去する装置である。

本実施形態の電子装置１ｊは、入力された信号のグリッチを除去するグリッチ除去回路１０ｂと、グリッチ除去回路１０ｂがグリッチを除去した回数をカウントするカウント部２０ｊと、カウント部２０ｊのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

カウント部２０ｊは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ａと、判定信号生成部２２に基づいて、グリッチを除去した回数を係数するインクリメント部２３ｉと、を備える。本実施形態の電子装置１ｊは、第３実施形態の電子装置１ｂのインクリメント部２３を第１０実施形態の電子装置１ｉのインクリメント部２３ｉに置換したものである。

この第１１実施形態の電子装置１ｊによれば、除去されたハイレベル方向のグリッチのアサートエッジをカウントし、ハイレベル方向のグリッチの発生状況を正確に把握することができる。

［初期化回路］
図１４は、第１０実施形態の電子装置１又は第１１実施形態の電子装置１ｊに、図９の初期化回路８０を付加する際の結線を示す回路図である。

インクリメント部２３ｉを有する電子装置１ｉ，１ｊに初期化回路８０を付加する場合、リセット端子８１に入力されるリセット信号は、判定信号遅延素子２３４のクリア端子にも入力される。このため、リセット端子８１から入力されるリセット信号がローレベルであるとき、判定信号遅延素子はローレベルに初期化される。

［第１２実施形態］
図１５は、本開示の第１２実施形態に係る電子装置１ｋを示す回路図である。本実施形態の電子装置１ｋは、ローレベルの入力信号に載ったハイレベル方向のグリッチを除去すると共に、ハイレベルの入力信号に載ったローレベル方向のグリッチを除去する装置である。

電子装置１ｋは、入力された信号のグリッチを除去するグリッチ除去回路１０ｄと、グリッチ除去回路１０ｄがグリッチを除去した回数をカウントするカウント部２０ｋと、カウント部２０ｋのカウント数に基づく制御を行う電子装置制御部３０と、を備える。

第１２実施形態の電子装置１ｋのグリッチ除去回路１０ｄは、第５実施形態の電子装置１ｄのグリッチ除去回路１０ｄと同様である。第１２実施形態の電子装置１ｋの電子装置制御部３０は、第１実施形態の電子装置１の電子装置制御部３０と同様である。

カウント部２０ｋは、出力信号が入力されるｎ段の出力信号遅延素子２１と、グリッチ除去回路１０によるグリッチの除去の有無を示す判定信号を生成する判定信号生成部２２ｅと、判定信号生成部２２ｅに基づいて、グリッチを除去した回数を係数するインクリメント部２３ｋと、を備える。

本実施形態のカウント部２０ｋの判定信号生成部２２ｅは、第６実施形態のカウント部２０ｅの判定信号生成部２２ｅと同様である。

インクリメント部２３ｋは、判定信号生成部２２ｅの判定ＡＮＤ回路２２２から出力される第１の判定信号をラッチする第１判定信号遅延素子２３７と、第１判定信号遅延素子２３７の出力を反転する第１判定信号反転素子２３８と、判定ＡＮＤ回路２２２から出力される第１の判定信号と第１判定信号反転素子２３８の出力との論理積を出力する第１インクリメントＡＮＤ回路２３９と、第１インクリメントＡＮＤ回路２３９の出力がハイレベルとなるたびにカウントをインクリメントする第１インクリメンタ２３２と、判定信号生成部２２ｅの判定ＮＯＲ回路２２３から出力される第２の判定信号をラッチする第２判定信号遅延素子２４０と、第２判定信号遅延素子２４０の出力を反転する第２判定信号反転素子２４１と、判定ＡＮＤ回路２２２から出力される第２の判定信号と第２判定信号反転素子２４１の出力との論理積を出力する第２インクリメントＡＮＤ回路２４２と、第２インクリメントＡＮＤ回路２４２の出力がハイレベルとなるたびにカウントをインクリメントする第２インクリメンタ２３３と、を備える。

第１インクリメンタ２３２は、グリッチ除去回路１０ｄが除去したローレベル方向のグリッチのアサートエッジをカウントする。第２インクリメンタ２３３は、グリッチ除去回路１０ｄが除去したハイレベル方向のグリッチのアサートエッジをカウントする。

以上説明した第１２実施形態の電子装置１ｋは、除去されたローレベル方向のグリッチのアサートエッジ回数と、除去されたハイレベル方向のグリッチのアサートエッジの数とをインクリメント部２３ｋによって別々にカウントするため、グリッチの発生状況をより詳細に把握することができる。

［ノイズ除去システム］
以下、本開示に係るノイズ除去システムの実施形態について、図１６を参照して説明する。図１６は、本開示に係るノイズ除去システムの一実施形態の構成を示すブロック図である。

ノイズ除去システムは、複数の電子装置１と、１又は複数の電子装置１と通信する情報処理装置２と、を備える、

本実施形態のノイズ除去システムにおける電子装置１は、第１実施形態の電子装置１の同様である。

情報処理装置２は、電子装置１の電子装置通信部６０と通信することによりグリッチを除去した回数（カウント数）を受信する情報処理装置通信部９１と、情報処理装置通信部９１を制御する情報処理装置制御部９２と、情報処理装置通信部９１が受信したカウント数を記録する情報処理装置記憶部９３と、を備える。

情報処理装置通信部９１は、電子装置通信部６０と同様の、例えばイーサーネット通信モジュール、無線通信モジュール等を備える構成とすることができる。

情報処理装置制御部９２は、プログラムによって指示される動作を行うプロセッサ（ＣＰＵ）を有する構成とすることができる。

情報処理装置記憶部９３は、メモリ、ハードディスクドライブ等の記憶装置を有する構成とすることができる。

情報処理装置２において、情報処理装置制御部９２は、情報処理装置通信部９１を介して各電子装置１がカウントしたグリッチを除去した回数を取得する。情報処理装置制御部９２は、電子装置１の番号と、その電子装置１のカウント数とを対応付けて情報処理装置記憶部９３に記憶させる。情報処理装置２は、電子装置１の位置情報を取得してもよい。位置情報は、ＧＰＳ等の位置情報取得システムを用いて取得してもよく、予め設定しておいた電子装置１の配置に基づいて電子装置１の番号から求めてもよい。

各電子装置１からのカウント数の取得、及び情報処理装置記憶部９３へのカウント数等の記録は、定期的又は致命的なエラーの発生等の所定の事象が発生した時に行うことが好ましい。

情報処理装置制御部９２は、電子装置１から取得したグリッチの除去回数を解析してもよい。グリッチ除去回数の解析は、各電子装置１のグリッチ除去回数を時系列に沿ったデータとして利用してもよく、電子装置１の位置情報を利用してもよい。

情報処理装置２は、グリッチの除去回数の解析結果を報知するモニタ等の解析結果報知部を更に備えてもよい。また、情報処理装置は、情報処理装置通信部９１を介してグリッチの除去回数の解析結果を電子装置１又は他の機器に送信してもよい。

以上説明した本開示の一実施形態のノイズ除去システムによれば、以下に説明するような効果を奏する。

以上説明した本開示の一実施形態のノイズ除去システムは、電子装置１と、電子装置１からカウント数を受信し、受信したカウント数を記録する情報処理装置２と、を備える。これにより、１又は複数の電子装置１がグリッチノイズを除去した回数を取得し、グリッチの発生状況を総合的に把握することができる。

以上、本開示の電子装置の好ましい各実施形態につき説明したが、本開示は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

例えば、上記実施形態において、原信号遅延素子１２はＤフリップフロップで説明されたが、これに制限されない。原信号遅延素子１２は、ＪＫ型フリップフロップであってもよい。

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１ｉ，１ｋ 電子装置
２ 情報処理装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ グリッチ除去回路
１２ 原信号遅延素子
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ 出力信号生成部
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｉ，２０ｊ，２０ｋ カウント部
２１ 出力信号遅延素子
２２，２２ａ，２２ｂ，２２ｃ，２２ｅ 判定信号生成部
２３，２３ｅ，２３ｉ，２３ｋ インクリメント部
３０ 電子装置制御部
４０ 報知部
５０ 電子装置記録部
６０ 電子装置通信部
８０ 初期化回路
１３１ 出力生成ＯＲ回路
１３２ 出力生成ＡＮＤ回路
１３３ 第１スイッチ
１３４ 第２スイッチ
２３１，２３２，２３３ インクリメンタ

Claims (15)

1. 信号に含まれるグリッチを除去する機能を有する電子装置であって、
   入力された信号のグリッチを除去するグリッチ除去回路と、
   クロック１周期ごとにグリッチの除去の有無を確認することにより、グリッチを除去した回数をカウントするカウント部と、
   を備え、
   前記グリッチ除去回路は、
   原信号が入力されるｎ段（ｎは１以上の整数）の原信号遅延素子と、
   前記原信号遅延素子から出力される信号と原信号とから出力信号を生成する出力信号生成部と、
   を備え、
   前記カウント部は、
   前記出力信号が入力されるｎ段の出力信号遅延素子と、
   現在の出力信号と前記出力信号遅延素子から出力される信号と前記原信号遅延素子の最後段から出力される信号とからグリッチの除去の有無を示す判定信号を生成する判定信号生成部と、
   を備える電子装置。
2. 前記カウント部は、グリッチを除去した回数をインクリメントして保持するインクリメンタを有し、前記判定信号に基づいて前記インクリメンタをインクリメントするインクリメント部をさらに備える請求項１に記載の電子装置。
3. 判定信号生成部は、現在の出力信号と全ての前記出力信号遅延素子から出力される信号とが等しく、かつ現在の出力信号と前記原信号遅延素子の最後段から出力される信号とが異なる場合に、グリッチを除去したことを示す値となる判定信号を生成する請求項２に記載の電子装置。
4. 前記インクリメント部は、前記判定信号がグリッチを除去したことを示す値であり、かつ前回の判定信号の値と異なる場合にグリッチを除去した回数をインクリメントする請求項２又は３に記載の電子装置。
5. リセット信号が入力された場合に、前記原信号遅延素子、前記出力信号遅延素子及び前記インクリメント部を初期化する初期化回路を更に備える請求項２から４のいずれかに記載の電子装置。
6. 前記出力信号生成部は、前記原信号遅延素子のそれぞれから出力される信号と原信号との論理和を出力する請求項２から５のいずれかに記載の電子装置。
7. 前記出力信号生成部は、前記原信号遅延素子のそれぞれから出力される信号と原信号との論理積を出力する請求項２から５のいずれかに記載の電子装置。
8. 前記出力信号生成部は、ｎ段の前記原信号遅延素子のそれぞれから出力される信号と原信号との論理和及び論理積のそれぞれに対する排他的論理和に基づいて、出力信号を生成する請求項２から５のいずれかに記載の電子装置。
9. 前記出力信号生成部は、論理和を有効にする第１スイッチと、論理積を有効にする第２スイッチと、を更に備える請求項８に記載の電子装置。
10. 前記カウント部のカウント数が所定のしきい値を超えたか否かを判断する判断部と、
    前記カウント部のカウント数が所定のしきい値を超えたことを報知する報知部と、
    を更に備える請求項１から９のいずれかに記載の電子装置。
11. 前記報知部は、前記カウント部のカウント数が所定のしきい値を超えたことを画面に表示する請求項１０に記載の電子装置。
12. 前記報知部は、前記カウント部のカウント数が所定のしきい値を超えたこと示す情報を外部に送信する請求項１０又は１１に記載の電子装置。
13. 定期的又は所定の事象が発生したときに前記カウント部のカウント数をログに残す記録部を更に備える請求項１から１２のいずれかに記載の電子装置。
14. 前記カウント部のカウント数を外部に送信するカウント送信部を更に備える請求項１から１３のいずれかに記載の電子装置。
15. 請求項１４に記載の電子装置と、
    前記電子装置からカウント数を受信し、受信したカウント数を記録する情報処理装置と、
    を備えるノイズ除去システム。

Images