KR200294164Y1 - 진동 소거회로 - Google Patents

Abstract

잘못된 입력신호에 의한 회로의 오동작을 막아 동작의 신뢰성을 높이기에 알맞은 진동 소거회로를 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 진동 소거회로는 외부입력신호를 다시 샘플하여 샘플신호를 출력하기 위해 직렬연결된 제 1, 제 2 디플립플롭과, 상기 샘플신호를 받아 해당 카운트값을 출력하는 콤비네이셔널 로직부와, 상기 제 2 디플립플롭으로부터 n번의 샘플신호를 받은 상기 콤비네이셔널 로직부로부터 출력된 카운트값을 받아서 n번 연속 콤비네이셔널 로직부로 출력한 후에 n번째의 상기 콤비네이셔널 로직부의 출력 카운트값을 받아서 상위 비트의 신호는 진동소거신호로써 출력하고 하위 2비트의 신호는 외부로 출력시키는 제 3 디플립플롭으로 구성됨을 특징으로 한다.

Description

진동 소거회로

본 고안은 진동 소거회로에 대한 것으로, 특히 인터페이스장치의 링 인디케이터(Ring Indicator) 신호의 진동을 소거하기 위한 진동 소거회로에 관한 것이다.

첨부 도면을 참조하여 종래 인터페이스장치의 NRI신호 입력회로에 대하여 설명하면 다음과 같다.

종래의 인터페이스장치는 유에이아르티((Universal Asynchronous Receiver Transmitter:UART)에 대한 것이고 이것의 NRI신호 입력회로는 도 1에 도시한 바와 같이 리세트(Reset)과 MSW(Modern Status resister Write strobe of register)를 두 입력으로 하는 2입력 오아게이트(1)와, 상기 오아게이트(1)의 출력신호와 제 2 디플립플롭(8)의 출력신호와 제 2 노아게이트(4)의 출력신호를 받는 3입력 제 1 노아게이트(2)와, NRI신호를 반전하는 인버터(3)와, 상기 제 1 노아게이트(2)의 출력신호와 상기 인버터(3)의 인버팅신호를 2입력으로 받는 제 2 노아게이트(4)와, 상기 제 2 노아게이트(4)와 제 2 디플립플롭(9)의 출력신호와 인버터(3)의 반전신호를 3입력으로 받는 제 3 노아게이트(5)와, 상기 제 3 노아게이트(5)의 출력신호와 그를 버퍼링한 버퍼(7)의 신호를 2입력으로 하는 제 4 노아게이트(6)로 구성된 에지검출부(10)와, 상기 제 4 노아게이트(5)의 출력신호를 선택신호로 받아 제 2 디플립플롭(9)의 입력단으로 출력시키는 제 1 디플립플롭(8)과, 상기 제 1 디플립플롭(8)의 출력신호를 받아 제 1, 제 3 노아게이트(2,5)의 한입력으로 출력하는 제 2 디플립플롭(9)으로 구성된다. 이때 에지검출부(10)는 NRI신호가 로우(Low)에서 하이(High)로 변할때만 제 1 디플립플롭(8)의 sdn단자를 액티브시키고, 제 1, 제 2 디플립플롭(8,9)은 에지검출부(10)의 출력값을 보관하기 위한 래치회로이다. 그리고 제 2 디플립플롭(9)의 cdn단에는 리세트를 인버팅한 신호가 입력된다.

상기와 같은 종래 인터페이스장치의 NRI신호 입력회로의 동작을 설명하면 다음과 같다.

먼저 리세트신호 또는 MSW신호가 액티브 하이(High)상태이면 제 1 노아게이트(2)의 출력도 '하이'가 되고, 제 2 노아게이트(4)의 출력은 NRI의 신호입력이 '하이'일 때 '하이'가 되며, 초기 리세트 신호에 의해 제 2 디플립플롭(9)의 출력 또한 '로우'이므로 제 3 노아게이트(5)의 출력은 '로우'가 되어 제 1 디플립플롭(8)의 sdn단에는 '하이'가 입력되어 리세트 상태에서 UART의 링 인디케이터를 나타내는 비트는 클리어된다.

그리고 NRI신호에 액티브 로우(Low)상태이면 신호의 하강-에지(Falling edge)에서는 제 2 노아게이트(4)의 한쪽입력에 '하이'가 입력되어 제 2 노아게이트(4)는 '로우'를 출력한다. 이에 따라서 제 3 노아게이트(5)는 '로우'가 되어 NRI신호의 하강-에지에서는 리세트상태와 동일하게 제 1 디플립플롭(8)의 sdn단에 '하이'가 가해져서 제 1 디플립플롭(8)의 출력은 변화가 없다.

그리고 상승-에지(Rising-edge)에서는 제 3 노아게이트(5)의 3입력단자에 모두 '로우'가 가해지므로 제 4 노아게이트(6)는 '하이'를 출력하여 제 1 디플립플롭(8)의 sdn단자에 '로우'가 입력되어 NRI신호의 트레일링 에지(액티브상태에서 인액티브상태로의 변화)만을 검출하게 된다.

상기와 같이 종래 인터페이스장치의 NRI 신호입력 회로는 다음과 같은 문제가 있다.

NRI의 상승에지에서만 회로가 액티브되는데 만일 이 시점에서 불필요한 잡음이 발생된다면 이 불안정한 상태에서의 신호변화에도 에지검출이 일어나는 오동작이 발생할 수 있으므로 동작의 신뢰성이 떨어진다.

본 고안은 상기와 같은 문제를 해결하기 위하여 고안한 것으로 특히, 잘못된 입력신호에 의한 회로의 오동작을 막아 동작의 신뢰성을 높이기에 알맞은 진동 소거회로를 제공하는 데 그 목적이 있다.

도 1은 종래 인터페이스장치의 NRI 신호입력회로의 구성도

도 2는 본 고안 진동 소거회로의 구성도

도 3은 도 2의 콤비네이셔널 로직(Combinational logic)부의 상태도

도면의 주요 부분에 대한 부호의 설명

31: 제 1 디플립플롭 32: 제 2 디플립플롭

33: 콤비네이셔널 로직부 34: 제 3 디플립플롭

상기와 같은 목적을 달성하기 위한 본 고안의 진동 소거회로는 외부입력신호를 다시 샘플하여 샘플신호를 출력하기 위해 직렬연결된 제 1, 제 2 디플립플롭과, 상기 샘플신호를 받아 해당 카운트값을 출력하는 콤비네이셔널 로직부와, 상기 제 2 디플립플롭으로부터 n번의 샘플신호를 받은 상기 콤비네이셔널 로직부로부터 출력된 카운트값을 받아서 n번 연속 콤비네이셔널 로직부로 출력한 후에 n번째의 상기 콤비네이셔널 로직부의 출력 카운트값을 받아서 상위 비트의 신호는 진동소거신호로써 출력하고 하위 2비트의 신호는 외부로 출력시키는 제 3 디플립플롭으로 구성됨을 특징으로 한다.

첨부 도면을 참조하여 본 고안의 진동 소거회로에 대하여 설명하면 다음과 같다.

도 2는 본 고안 진동 소거회로의 구성도이고, 도 3은 도 2의 콤비네이셔널 로직(Combinational logic)부의 상태도이다.

본 고안의 진동 소거회로는 도 2에 도시한 바와 같이 클럭신호(CK)로 재동기화해서 IN2신호를 샘플링하여 샘플신호를 출력하기 위해 순차연결된 제 1, 제 2 디플립플롭(31,32)이 있고, 상기 제 2 디플립플롭(32)으로부터 출력된 샘플(Sample)신호와 제 3 디플립플롭(34)의 출력신호를 받아 3비트의 카운트값을 생성하여 제 3 디플립플롭의 데이타 입력단에 출력시키는 콤비네이셔널 로직부(33)와, 상기 콤비네이셔널 로직부(33)로 부터 3비트의 카운트값을 입력받아 N번연속 콤비네이셔널 로직부(33)로 출력한 후에 상기 콤비네이셔널 로직부(33)로부터 출력된 값을 받아서 상위비트의 신호는 진동소거출력단(Debounce Out)으로 출력하고, 하위 2비트의 신호는 외부로 출력시키는 제 3 디플립플롭(34)으로 구성된다.

여기서 IN2는 외부 비동기신호이거나 다른 클럭의 도메인(domain)에서 오는 신호이다.

상기의 구성요소 중 콤비네이셔널 로직부(33)는 도 3에 도시한 바와 같이 샘플(Sample)신호의 변화에 따른 카운트 값의 변화를 상태도로써 나타낸 것으로, 초기상태에서의 카운트값은 0의 상태를 가지며 이때 만일 샘플신호가 1(Sample=1)이면 즉, 액티브상태이면 카운트값은 1 증가한 "1"상태로 천이한다. 이상태에서 여전히 샘플신호가 1이면 카운트값은 증가하여 "10"상태로 바뀌며 결국 입력된 샘플신호가 연속해서 4번 계속 1로 남아있어야 "100"상태에서 도 2의 진동소거신호가 1로 액티브되어 출력된다. 이와 같은 동작은 입력신호(IN2)의 변화를 한번만에 받아들이지 않고 계속해서 4번 액티브신호가 입력되어야만 정확한 신호가 들어왔다고 인정함으로써 채터링(Chattering)구간에서의 불안정한 온/오프 신호에 의해 잘못된 입력 신호가 들어오는 것을 방지한다.

그리고 입력신호(IN2)가 인액티브(Inactive)될 때도 마찬가지로 한번의 신호변화를 받아들이지 않고 연속해서 4번 샘플링한 샘플신호가 0일 때만 카운트값을 증가시켜서 최종적으로 진동소거출력단(Debounce Out)에 인액티브 신호를 출력한다.

또한 도 3에 도시된 바와 같이 진동소거출력단의 출력을 콤비네이셔널 로직부(33)의 카운트 값에서 뽑아서 연속해서 4번의 신호변화가 있을 때만 출력이 변하도록 신호를 만들어 낸다.

좀더 자세하게 콤비네이셔널 로직부(33)는 3비트로써 '000'에서 '100'까지는 상기 샘플신호가 1이면 그 값을 순차적으로 하나씩 카운트하고, 샘플신호가 0이면 초기입력상태('000')로 되돌아 가는 로직으로 구성되고, '100'에서 '000'까지는 샘플신호가 0이면 그 값을 순차적으로 하나씩 카운트하고 샘플신호가 1이면 '100'상태로 되돌아가는 로직으로 구성된다.

그리고 상기 제 1, 제 2 디플립플롭(32,32)의 입력주파수는 100∼250Hz 사이의 값을 사용하며 불필요한 진동이 일어나는 구간을 벗어나서 안정된 입력신호를 샘플링할 수 있도록 한다. 그리고 제 3 디플립플롭(34)의 하위 2비트 출력은 실제로는 이용되지 않지만 진동소거회로의 테스트를 위해 외부로 출력하고 있다.

또한 진동 소거회로의 최종출력신호를 제 3 디플립플롭을 통하여 출력시키므로 필요없는 부분에 불필요한 펄스가 발생되어 오동작하는 그리츠(glitch)발생을 없앨 수 있다.

상기와 같은 본 고안 진동 소거회로는 다음과 같은 효과가 있다.

외부 링 인디케이터(Ring Indicator)신호에 실릴 수 있는 불규칙한 진동을 완벽히 제거하여 잘못된 입력신호에 의한 회로의 오동작을 막아 동작의 신뢰성을 높일 수 있으며, 기계적 접점 입력이나 다른 불규칙한 진동이 있는 신호입력에도 광범위하게 적용할 수 있다.

Claims (2)

1. 외부입력신호를 다시 샘플하여 샘플신호를 출력하기 위해 직렬연결된 제 1, 제 2 디플립플롭;

   상기 샘플신호를 받아 해당 카운트값을 출력하는 콤비네이셔널 로직부;

   상기 제 2 디플립플롭으로부터 n번의 샘플신호를 받은 상기 콤비네이셔널 로직부로부터 출력된 카운트값을 받아서 n번 연속 콤비네이셔널 로직부로 출력한 후에 n번째의 상기 콤비네이셔널 로직부의 출력 카운트값을 받아서 상위 비트의 신호는 진동소거신호로써 출력하고, 하위 2비트의 신호는 외부로 출력시키는 제 3 디플립플롭으로 구성됨을 특징으로 하는 진동 소거회로.
2. 제 1 항에 있어서, 상기 콤비네이셔널 로직부는 3비트로 '000'에서 '100'까지는 상기 샘플신호가 1이면 그 값을 순차적으로 하나씩 카운트하고, 샘플신호가 0이면 초기입력상태('000')로 되돌아 가는 로직으로 구성되고, '100'에서 '000'까지는 샘플신호가 0이면 그 값을 순차적으로 하나씩 카운트하고 샘플신호가 1이면 '100'상태로 되돌아가는 로직으로 구성됨을 특징으로 하는 진동 소거회로.