KR930008435B1 - 데이타 전송장비에서의 패리티 비트 발생회로 - Google Patents

Abstract

내용 없음.

Description

데이타 전송장비에서의 패리티 비트 발생회로

제 1 도는 종래의 패리티 비트 발생회로.

제 2 도는 본 발명에 따른 패리티 비트 발생회로.

제 3 도는 제 2 도에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 앤드게이트 12 : T플립플롭

14 : D플립플롭

본 발명은 데이타 전송장비의 패리티 비트(Parity bit) 발생회로에 관한 것으로, 특히 ASIC(Application Specific IC)화가 용이하고 데이타의 신뢰성을 높일 수 있는 데이타 전송장비에서의 패리티 발생회로에 관한 것이다.

일반적으로 데이타 통신을 행하는 데이타 전송장비에서는 송신측과 수신측간의 정확하고 신뢰성 높은 통신을 하기위해 에러 검출비트를 프레임의 소정영역의 할당 지정하여 전송을 하게 되는데, 상기 에러 검출비트를 가르켜 패리티 비트라고 칭하고 있다.

따라서 상기 데이타 전송장비 내에는 반드시 패리티 비트를 발생시키기 위한 패리티 비트 발생회로를 구비하고 있으며, 수신측으로 보내고자 하는 데이타에 패리티 비티를 붙여서 전송을 하면 상기 수신측의 데이타 수신장비에서는 상기 패리티비트를 체크하여 이상이 없으면 상기 데이타가 정확하게 수신 되었음을 인지 할 수 있게 된다. 전형적인 예로써, ASCII전송에 있어 각 7비트 ASCII문자에 하나의 패리티 비트가 붙는다. 상기 비트값은 단어의 1의 갯수가 짝수이거나 홀수가 되도록 선정되는데, 일반적으로 짝수패리티(even parity)는 상기 비동기식 전송에 쓰이고 홀수 패리(oda parity)는 동기식 전송에 쓰인다. 예를 들어 상기 데이타 전송장비가 ASCII코드 G(1110001)를 홀수 패리티를 사용하여 전송할대는 11100011을 보내게 된다.

이때 상기 수신측의 데이타 수신 장비에서는 수신된 문자를 조사하여 전체 1의 수가 홀수이면 에러가 발생되지 않는 것을 간주하게 된다.

종래의 데이타 전송장비의 패리티 비트 발생회로는 제 1 도와 같이 구성되어 있는데 상기 제 1 도를 참조하여 종래의 패리티 비트 발생회로를 간략히 기술하면, 제 1 입력단(1H)으로는 클럭펄스의 한주기마다 발생되는 입력데이타가 입력되고, 제 2 입력단(2H)으로는 상기 클럭 펄스가 입력되며, 제 3 입력단(3H)으로는 금지펄스가 입력되고, 제 4 입력단 (4H)으로는 1프레임 펄스가 입력되는데, 제 1 D프립플(F1)은 입력단(D)으로 상기 제 1 입력단(1H)의 입력데이타를 입력하고 클럭단(CK)으로 오아게이트(OR1)의 논리합 출력을 입력하여 출력단을 통해 상기 제 1 입력단(1H)의 입력데이타를 래치하여 반전 출력한다. 이때 노아게이트(NOR1)는 상기 제 1D플립플롭(F1)의 출력단의 출력과 상기 오아게이트(OR1)의 논리합 출력을 부정논리합하여 출력한다. 제 2D플립플롭(F2)은 상기 노아게이트(NOR1)의 출력을 클럭단(CK)으로 입력하고 입력단(D)과 출력단을 공통으로 접속하여 출력단(Q)으로 래치 출력한다. 제 3D플립플롭(F3)은 상기 제 2D플립플롭(F2)의 출력단(Q)의 입력을 입력단(D)으로 입력하고 클럭단(CK)으로 상기제 4 입력단(4H)의 1프레임 펄스를 입력하여 출력단(Q)으로 패리티 데이타를 출력하게 된다.

여기서 상기 제 1D플립플롭(F1) 및 상기 제 2D플립플롭(F2)의 클럭단(CK)의 입력은 각각 상기 오아게이트(OR1) 및 노아게이트(NOR1)의 게이팅된 출력이 되는데 이는 글리치(glitch)의 원인이 된다. 상기 글리치 현상은 게이팅된 출력이 소정시간 지연됨에 따라 데이타의 에러 및 오류가 일어나는 것을 말한다.

또한 상기 금지펄스(Inhibit pulse)는 1프레임 내의 패리티 정보에 포함되어서는 안되는 데이타가 입력 데이타에 포함될 경우 상기 데이타를 제거하기 위한 펄스이다.

따라서 상기 제 3D플립플롭(F3)의 출력은 1프레임 내의 비트중 "1"의 성분을 카운트하여 "1"의 수가 홀수개이면 "0"을 출력시킨다.

여기서 상기 제 2D플립플롭(F2)의 입력단(D)과 출력단(Q)을 공통으로 접속한 이유는 토글링(toggling)을 시키기 위해서이다.

상술한 바와 같이 종래의 패리티 비트 발생회로는 게이팅된 클럭을 사용함으로써 글리치 현성으로 인한 데이타의 에러를 종종 유발하였으며, 또한 회로의 부품수가 많은 문제점이 있었다.

따라서 본 발명의 목적은 상기와 같은 문제점을 감안하여 데아타의 신뢰성이 높은 데이타 전송장비의 패리티 비트 발생회로를 제공함에 있다.

본 발명의 다른 목적은 ADIC화가 용이한 패리티 비트 발생회로를 제공함에 있다.

본 발명의 또다른 목적은 종래의 패리티 비트 발생회로에 비해 부품의 수를 줄일 수 있는 패리티 비트 발생회로를 제공함에 있다.

본 발명의 또다른 목적은 패리티 비티의 영향을 주는 비트를 패리티 금지펄스를 사용하여 제거하여 에러 발생을 방지하는데 패리티 비트 발생회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 패리티 비트 발생회로도로서, 제 1 입력단(1H)으로 클럭펄스의 한주기 마다 생성되는 입력 데이타를 입력하고, 제 3 입력단(3H)으로 금지펄스를 입력하여 논리곱 출력하기 위한 앤드게이트(10)와, 상기 앤드게이트(10)의 논리곱된 출력을 입력단(T)으로 입력하고, 제 2 입력단(2H)으로 입력되는 상기 클럭펄스를 클럭단(CK)으로 입력하며, 제 4 입력단(4H)으로 입력되는 1프레임 펄스를 클리어단(CLR)으로 입력하여 1프레임 내의 상기 입력단(T)의 입력데이타 중 하이의 갯수가 홀수인지 짝수인지를 판별하여 출력단(Q)으로 출력시키기 위한 T플립플롭(12)과, 상기 T플립플롭(12)의 출력단(Q)을 통해 출력된 신호를 입력단(D)으로 입력하고, 상기 제 2입력단(2H)으로 입력된 클럭펄스를 클럭단(CK)으로 입력하며, 상기 제 4 입력단(4H)으로 입력되는 한 프레임 펄스를 클럭 인에이블단(CE)으로 입력하여 상기 입력단(D)을 통해 입력된 한 프레임내의 입력데이타를 래치시켜 출력단(Q)으로 패리티 데이타를 출력하기 위한 D플립플롭(14)으로 구성된다.

제 3 도는 본 발명에 따른 상기 제 1 도의 타이밍도를 나타낸 것으로서, (3a)는 상기 제 2 입력단(2H)의 클럭펄스를 나타내 것이고, (3b)는 상기 제 1 입력단(1H)의 입력 데이타를 나타낸 것이며, (3C)는 상기 제 3 입력단(3H)의 금지펄스를 나타낸 것이고, (3d)는 상기 제 4 입력단(4H)의 1프레임 펄스를 나타낸 것이며, (3e)는 상기 D플립플롭(14)의 출력단(Q)의 출력을 나타낸 것이다.

이하 본 발명을 상술한 구성에 의거 제 2 도 및 제 3 도를 참조하여 상세히 설명하면, 먼저 상기 앤드게이트(10)는 상기 제 1 입력단(1H)의 입력데이타와 상기 제 3 입력단(3H)의 금지펄스를 논리곱 출력하게 된다.

그러므로 상기 제 1입력단(1H)의 입력은 제 3 도의 (3b)가 되고 상기 제 3입력단(3h)의 입력은 제 3 도의 (3c)가 된다. 여기서 상기 (3b)의 입력 데이타중 금지 비트(b1,b2)가 있는 시점에서는 로우가 되고, 나머지 시점에서는 하이가 출력되다. 계속하여 상기 T플립플롭(12)은 상기 앤드게이트(10)의 출력을 입력단(T)으로 입력하고, 상기 제 2 및 제 4 입력단(2H,4H)의 입력을 각각 클럭단(CK)과 클리어단(CLR)으로 입력하여 출력단(Q)으로 토글된 신호를 출력하게 되는데, 여기서 상기 T플립플롭(12)의 입력단(T)으로 하이신호가 되면 상기 T플립플롭(12)은 출력단(Q)으로 반전된 상태를 출력하게 되고, 상기 T플립플롭(12)의 입력단(T)으로 로우신호가 되면 출력단(Q)으로은 전상태와 동일한 상태를 출력하게 된다. 즉 상기 T플립플롭(12)은 입력 데이타가 "1"이면 토글링되고 "0"이면 변화하지 않는다. 그러므로 상기 T플립플롭(12)은 I프레임내의 입력 데이타중 "1"갯수가 홀수인지 짝수인지를 카운팅하여 출력단(Q)으로 출력하게 되는 것이다.

이어서 상기 D플립플롭(14)은 상기 T플립플롭(12)의 출력단(Q)의 출력을 입력단(D)으로 입력하고 상기 제 2 및 제 4 입력단(2H,4H)의 입력을 각각 클럭단(CK)과 인에이블단(CE)으로 입력하여, 상기 입력단(D)의 입력신호를 상기 클럭단(CK)의 클럭이 하이로 올라갈 때 출력단(Q)을 통해 래치 출력하게 된다.

여기서 상기 T플립플롭(12)과 상기 D플립플롭(14)의 클럭단(CK)의 클럭은 공통으로 사용되었으므로 종래에 발생하곤 했던 글리치 현상은 완전히 해소 되어진다.

따라서 상기 D플립플롭(14)은 출력단(Q)으로 패리티 데이타를 래치 출력하게 된다.

제 3 도에서 (3d)는 1프레임 펄스를 나타낸 것인데 (d1)과 (d2)구간 사이에 1프레임에 끝나게 된다. 그러므로(3e)는 (e1)의 시점에서 앞프레임의 정보 상황을 다음 프레임으로 출력시키게 된다.

여기서 상기 제 3 도 (3e)는 상기 제 2 도의 D플립플롭(14)의 출력단(Q)의 출력을 나타낸 것인데 입력 데이타의 정보 상황을 구체적으로 한정하지 않았으므로 일점쇄선으로 나타내었다. 따라서 입력 데이타중에서 "1"과 "0"의 갯수를 검사하여 정확한 패리티 데이타를 발생하게 된다.

상술한 바와 같이 본 발명은 ASIC화 용이하고 데이타의 신뢰성을 높일수 있는 장점이 있으며 장점이 있으며, 부품의 수를 간소화하여 비용을 절감할 수 있는 이점이 있다.

Claims (1)

1. 데이타 전송장비의 패리티 비트 발생회로에 있어서, 제 1 입력단(1H)으로 클럭펄스의 한주기 마다 생성되는 입력 데이타를 입력하고, 제 3 입력단(3H)으로 금지펄스를 입력하여 논리곱 출력하는 위한 앤드게이트(10)와, 상기 앤드게이트(10)의 논리곱 출력을 입력단(T)으로 입력하고, 제 2 입력단(2H)으로 입력되는 상기 클럭펄스를 클럭단(CK)으로 입력하며, 제 4 입력단(4H)으로 입력되는 1프레임 펄스를 클리어단(CLR)으로 입력하여 1프레임내의 상기 입력단(T)의 입력데이타중 하이의 갯수가 홀수인지 짝수인지를 판별하여 출력단(Q)으로 출력시키기 위한 T플립플롭(12)과, 상기 T플립플롭(12)의 출력단(Q)을 통해 출력된 신호를 입력단(D)으로 입력하고, 상기 제 2 입력단(2H)으로 입력되는 클럭펄스를 클럭단(CK)으로 입력하며, 상기 제 4 입력단(4H)으로 입력되는 한 프레임 펄스를 인에이블단(CE)으로 입력하여 상시 입력단(D)을 통해 입력된 한 프레임내의 입력데이타를 래치시켜 출력단(Q)으로 패리티 데이타를 출력하기 위한 D 플립플롭(14)으로 구성됨을 특징으로 하는 데이타 전송장비의 패리티 비트 발생회로.