KR100451765B1 - 패리티 에러 검출 회로 - Google Patents

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Abstract

본 발명은 직렬 데이터 수신에 있어 수신 데이터의 전송 오류를 체크하는데 적당한 패리티 에러 검출회로에 관한 것으로서, 외부의 리시브 신호와 피드백된 신호를 받아 논리 연산하여 출력하는 제 1 NAND 게이트와, 입력되는 데이터 신호와 제 1 NAND 게이트의 출력신호를 받아 논리 연산하여 출력하는 제 1 XOR 게이트와, 외부의 쉬프트 리셋 신호에 의해 초기화된 후 제 1 XOR 게이트의 출력신호를 기억하고 있다가 쉬프트 클럭신호에 동기화되어 저장된 반전신호 및 비반전 신호를 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 1 입력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 XOR 게이트와, 상기 제 2 XOR 게이트의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 2 입력신호 및 패리티 인에이블 신호를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와, 상기 제 2 NAND 게이트의 출력신호를 반전시키어 최종 출력신호를 출력하는 인버터를 포함하여 구성됨을 특징으로 한다.

Description

패리티 에러 검출 회로{parity error detection circuit}
본 발명은 패리티 에러(parity error) 검출회로에 관한 것으로, 특히 직렬데이터 수신에 있어 수신 데이터의 전송 오류를 체크하는데 적당한 패리티 에러 검출회로에 관한 것이다.
일반적으로 직렬 데이터 통신에 있어서 데이터의 올바른 전송을 확인하기 위하여 패리티 비트를 사용하게 된다.
송신 시에는 데이터 비트를 통해 패리티 비트를 생성하여 전송하면 되므로 특별한 기술이 요구되지 않지만, 수신시에는 전송 시 노이즈에 의한 데이터 왜곡의 우려가 있다.
이하, 첨부된 도면을 참고하여 종래의 패리티 에러 검출회로를 설명하면 다음과 같다.
도 1은 일반적인 8비트 직렬 통신 데이터 포맷을 나타낸 도면이다.
도 1에서와 같이, 8비트 직렬 통신 데이터 포맷(data format)에 따라 패리티 체크(parity check)를 하게 된다.
도 2는 종래의 쉬프트 레지스터를 나타낸 회로도이다.
도 2에서와 같이, 복수개의 레지스터(100)가 직렬로 연결되어 있고, 쉬프트 클럭신호(RX_SH_CLK)에 의해 레지스터(100)를 초기화시킨 후 직렬 데이터(RX_DATA)를 RX_SH_CLK 신호에 동기화시켜 우측으로 하나씩 쉬프트 시키는 동작을 한다.
이때 11번 쉬프트되면 최종 출력신호(LSB0)에 스타트 비트(start bit)의 값이 위치하게 되고, 두 번째 레지스터의 출력값은 이븐(even), 오드(odd) 패리티 전송시에는 패리티 비트가 되고, 노 패리티(no parity)이면 stop1값이다.
도 3은 종래의 패리티 에러 검출회로를 나타낸 회로도이다.
도 3에서와 같이, 입력되는 8개의 데이터(D0 ~ D7)중 이웃하는 2개의 데이터를 각각 입력으로 받아 논리 연산하여 출력하는 제 1, 제 2, 제 3, 제 4 이퀴벌런스(equivalence) 게이트(1,2,3,4)와, 상기 제 1, 제 2 이퀴벌런스 게이트(1,2)의 출력신호와 제 3, 제 4 이퀴벌런스 게이트(3,4)의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 5, 제 6 이퀴벌런스 게이트(5,6)와, 상기 제 5, 제 6 이퀴벌런스 게이트(5,6)의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 7 이퀴벌런스 게이트(7)와, 상기 제 7 이퀴벌런스 게이트(7)의 출력신호를 반전시키어 출력하는 제 1 인버터(8)와, 상기 제 1 인버터(8)의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 1, 제 2 입력신호(ps1, ps0)를 각각 입력으로 받아 논리 연산하여 출력하는 제 1 NAND 게이트(10)와, 상기 제 2 입력신호(ps0)를 반전시키어 출력하는 제 2 인버터(9)와, 상기 제 2 인버터(9)의 출력신호와 제 7 이퀴벌런스 게이트(7)의 출력신호 및 제 1 입력신호(ps1)를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트(11)와, 상기 제 1, 제 2 NAND 게이트(10,11)의 출력신호를 입력으로 받아 논리 연산하여 출력하는 제 3 NAND 게이트(12)와, 상기 제 3 NAND 게이트(12)의 출력신호와 외부의 패리티 신호(parity)를 입력으로 받아 논리 연산하여 출력하는 XOR 게이트(13)와, 상기 XOR 게이트(13)의 출력신호와 제 1 입력신호(ps1) 및 외부의 패리티 인에이블 신호(parityEn)를 각각 입력으로 받아 논리 연산하여 출력하는 제 4 NAND 게이트(14)와, 상기 제 4 NAND 게이트(14)의 출력신호를 받아 반전시키어 최종적인 출력신호(PE_SET)를 출력하는 제 3 인버터(15)로 구성되어 있다.
도 4는 종래의 패리티 에러 검출회로에서 [ps1, ps0]이 [11]인 이븐 패리티 동작에 대하여 직렬 신호의 입력을 예로 든 시뮬레이션이다.
도 4에서와 같이, 종래의 패리티 에러 검출회로는 도 2의 출력값과 ps1, ps0, parity, parityEn에 의하여 PE_SET값이 결정된다.
여기서 ps1 및 ps0은 패리티 종류를 결정짓는 신호로서, [ps1, ps0]이 [11]이면 이븐(even), [10]이면 오드(odd), [01]이면 제로(zero), [00]이면 노 패리티(no parity)로 정의한다.
상기 제 7 이퀴벌런스 게이트(7)의 출력 값(net6)이 "1"이면 이븐 데이터가 입력된 것이고, "0"이면 오드 데이터가 입력된 것이다.
그리고 제 3 NAND 게이트(12)의 출력 값(net0167)은 패리티 종류를 결정짓는 ps1 및 ps0에 따라 결정되는데 입력된 8개의 데이터(D0 ~ D7)에 대하여 기대되는 패리티 값이다.
따라서 상기 제 3 NAND 게이트(12)의 출력 값(net0167)과 수신된 패리티 신호(parity)를 XOR 게이트(13)로 연산함으로서 에러일 경우 "1"이 XOR 게이트(13)의 출력값(net0227)이 된다.
한편, 상기 제 4 NAND 게이트(14)의 연산에서는 ps1의 입력에 의해 이븐, 오드 조건과 패리티 인에이블 신호(parityEn)에 의해 최종 PE_TEST를 결정짓게 된다.
여기에서는 8개의 데이터(DO ~ D7)와 패리티 신호(parity)가 동일시간에 출력됨에 따라 XOR 게이트(13)의 출력에서 신호지연에 따른 미세한 글리치(glitch) 발생 문제를 안고 있다.
그러나 상기와 같은 종래의 패리티 에러 검출회로에 있어서 다음과 같은 문제점이 있었다.
즉, 직렬로 입력되는 8개의 데이터(DO ~ D7)와 패리티 신호(parity)가 동일시간에 출력됨에 따라 XOR 게이트의 출력에서 신호지연에 따른 미세한 글리치(glitch) 발생 문제를 안고 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 직렬 데이터를 클럭에 동기화시켜 쉬프트 레지스터에서 출력된 데이터 값을 바로 피드백 연산함으로서 데이터 입력에 대해서 실시간적인 패리티 신호를 얻어 두 노드간의 입력시간차에 따라 발생하는 글리치 문제를 해결하도록 한 패리티 에러 검출회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 8비트 직렬 통신 데이터 포맷을 나타낸 도면
도 2는 종래의 쉬프트 레지스터를 나타낸 회로도
도 3은 종래의 패리티 에러 검출회로를 나타낸 회로도
도 4는 종래의 패리티 에러 검출회로에서 [PS1, PS0]이 [11]인 이븐 패리티 동작에 대하여 직렬 신호의 입력을 예로 든 시뮬레이션
도 5는 본 발명에 의한 패리티 에러 검출회로를 나타낸 회로도
6은 본 발명의 패리티 에러 검출회로에서 [PS1, PS0]이 [11]인 이븐 패리티 동작에 대하여 직렬 신호의 입력을 예로 든 시뮬레이션
도면의 주요 부분에 대한 부호의 설명
21 : 제 1 NAND 게이트 22 : 제 1 XOR 게이트
23 : 쉬프트 레지스터 24 : 제 2 XOR 게이트
25 : 제 2 NAND 게이트 26 : 인버터
상기와 같은 목적을 달성하기 위한 본 발명에 의한 패리티 에러 검출회로는 외부의 리시브 신호와 피드백된 신호를 받아 논리 연산하여 출력하는 제 1 NAND 게이트와, 입력되는 데이터 신호와 제 1 NAND 게이트의 출력신호를 받아 논리 연산하여 출력하는 제 1 XOR 게이트와, 외부의 쉬프트 리셋 신호에 의해 초기화된 후 제 1 XOR 게이트의 출력신호를 기억하고 있다가 쉬프트 클럭신호에 동기화되어 저장된 반전신호 및 비반전 신호를 출력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 1 입력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 XOR 게이트와, 상기 제 2 XOR 게이트의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 2 입력신호 및 패리티 인에이블 신호를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와, 상기 제 2 NAND 게이트의 출력신호를 반전시키어 최종 출력신호를 출력하는 인버터를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 패리티 에러 검출회로를 상세히 설명하면 다음과 같다.
본 발명에서는 직렬 데이터 통신에 있어서 송신측에서는 데이터가 전송도중 왜곡되지 않고 올바로 수신되었는가 여부를 확인할 수 있도록 패리티 값을 데이터에 실어서 보내게 되고, 수신측에서는 직렬 데이터를 받으면서 데이터 값과 기대되는 패리티 값과 수신한 패리티 값을 비교하게 된다.
그 결과 기대값과 수신 값이 같으면 올바로 전송된 데이터라고 해석하게 되며 서로 상이할 경우에는 전송도중 왜곡된 값이라고 판단하게 된다.
전송 시 오류가 발생된 경우에는 송신측에 오류 사항에 대한 정보를 알려줌으로서 재 전송할 수 있도록 할 수 있으나 본 발명에서는 이러한 것은 고려하지 아니하고 수신된 데이터가 올바로 전송되었는지 패리티 체크를 하는 회로이다.
도 5는 본 발명에 의한 패리티 에러 검출회로를 나타낸 회로도이다.
도 5에서와 같이, 외부의 리시브(receive) 신호(receive)와 피드백된 신호(bbb)를 받아 논리 연산하여 출력하는 제 1 NAND 게이트(21)와, 외부에서 직렬로 입력되는 데이터 신호(RX-DATA)와 제 1 NAND 게이트(21)의 출력신호(aaa)를 받아 논리 연산하여 출력하는 제 1 XOR 게이트(22)와, 외부의 쉬프트 리셋 신호(RX_SH_RST)에 의해 초기화된 후 제 1 XOR 게이트(22)의 출력신호(in)를 기억하고 있다가 쉬프트 클럭신호(RX_SH_CLK)에 동기화되어 저장된 값(반전신호(bbb) 및 비반전 신호(b_parity))을 출력하는 쉬프트 레지스터(23)와, 상기 쉬프트 레지스터(23)의 출력신호(b_parity)와 외부에서 입력되는 패리티를 결정하는 제 1 입력신호(PS0)를 입력으로 받아 논리 연산하여 출력하는 제 2 XOR 게이트(24)와, 상기 제 2 XOR 게이트(24)의 출력신호(p_result)와 외부에서 입력되는 패리티를 결정하는 제 2 입력신호(PS1) 및 패리티 인에이블 신호(parityEn)를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트(25)와, 상기 제 2 NAND 게이트(25)의 출력신호를 반전시키어 최종 출력신호(PE_SET)를 출력하는 인버터(26)를 포함하여 구성되어 있다.
여기서 상기 제 1 XOR 게이트(22) 대신에 이쿼벌런스 게이트 및 인버터로 구성할 수도 있다.
도 6은 본 발명의 패리티 에러 검출회로에서 [ps1, ps0]이 [11]인 이븐 패리티 동작에 대하여 직렬 신호의 입력을 예로 든 시뮬레이션이다.
도 6에서와 같이, 본 발명에 의한 패리티 에러 검출회로는 RX-DATA가 하이(High) 상태를 유지(IDLE 상태)하고 있다가 로우(Low)로 변화하고(스타트 신호), 이후에는 전송 보드 비(baud rate)에 따라 일정한 시간 간격으로 8비트 데이터(data)와 1비트 패리티(bit parity) 및 스톱 비트(stop bit)가 전송된다.
그리고 쉬프트 클럭신호(RX_SH_CLK)에 동기되어 데이터는 순차적으로 수신된다.
한편, RECEIVE 신호 Low에 의하여 제 1 NAND 게이트(21)의 출력신호는 High상태를 유지하고, 초기 RX_SH_RST 신호에 의하여 쉬프트 레지스터(23)의 반전신호(bbb) 즉, 제 1 NAND 게이트(21)에 입력되는 피드백신호는 Low 상태이다.
RX-DATA가 Low로 변화하면서 입력이 될 때 쉬프트 레지스터(23)는 기억하고 있던 Low 값을 출력하는 제 1 NAND 게이트(21)의 명령을 수행한다.
이후 RECEIVE 신호는 수신이 다 끝나기 전까지 변화하지 않으므로 순전히 RX-DATA에 따라 값들이 순차적으로 변화되도록 되어 있다.
최종적으로 8번째 데이터 값 "L"이 입력될 때에는 제 1 NAND 게이트(21)의 출력신호(aaa)는 High 상태가 되고 쉬프트 레지스터(23)의 비반전 신호는 High 상태가 된다. 이는 입력 데이터 HLHH_HLLL에서 High 상태의 개수가 4개이므로 이븐 데이터(even data) 상태를 나타낸다.
ps1, ps0이 각각 High 상태이면 이븐 패리티로 정의하면 패리티 비트는 Low 값이어야 한다.
하지만 수신된 데이터의 값은 "High" 상태이므로 왜곡된 데이터가 수신되었다고 판단되어야 한다.
패리티 비트가 수신되는 시점 10번째 RX_SH_CLK에서 제 1 NAND 게이트(21)의 출력신호(aaa)는 Low 상태로 변화하며 쉬프트 레지스터(23)의 비반전 신호(b_parity) 또한 Low 상태로 변이된다.
결과적으로 패리티 값을 포함하여 High 상태 개수가 5개이므로 parityEn에 의하여 PE_SET 값은 High 상태로 패리티 에러 신호가 출력된다.
이상에서 설명한 바와 같이 본 발명에 의한 패리티 에러 검출회로는 다음과 같은 효과가 있다.
즉, 종래의 기술보다 패리티 체크가 더 빠른 시간(1주기의 쉬프트 클럭신호)내에 수행되며 클럭에 동기화시킴으로서 안정적으로 검출할 수 있다.

Claims (2)

  1. 외부의 리시브 신호와 피드백된 신호를 받아 논리 연산하여 출력하는 제 1 NAND 게이트와,
    입력되는 데이터 신호와 제 1 NAND 게이트의 출력신호를 받아 논리 연산하여 출력하는 제 1 XOR 게이트와,
    외부의 쉬프트 리셋 신호에 의해 초기화된 후 제 1 XOR 게이트의 출력신호를 기억하고 있다가 쉬프트 클럭신호에 동기화되어 저장된 반전신호 및 비반전 신호를 출력하는 쉬프트 레지스터와,
    상기 쉬프트 레지스터의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 1 입력신호를 입력으로 받아 논리 연산하여 출력하는 제 2 XOR 게이트와,
    상기 제 2 XOR 게이트의 출력신호와 외부에서 입력되는 패리티를 결정하는 제 2 입력신호 및 패리티 인에이블 신호를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트와,
    상기 제 2 NAND 게이트의 출력신호를 반전시키어 최종 출력신호를 출력하는 인버터를 포함하여 구성됨을 특징으로 하는 패리티 에러 검출회로.
  2. 제 1 항에 있어서, 상기 입력되는 데이터 신호는 직렬로 입력되는 것을 특징으로 하는 패리티 에러 검출회로.
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