KR950006826Y1 - 직렬 데이타 전송회로 - Google Patents

직렬 데이타 전송회로 Download PDF

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Abstract

내용 없음.

Description

직렬 데이타 전송회로
제1도는 종래의 직렬 데이타 전송회로의 블록 구성도.
제2도는 제1도에 대한 타이밍도.
제3도는 본 고안의 직렬 데이타 전송회로의 블록 구성도.
제4도는 제3도에 대한 에러 검출과정의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1직렬 데이타 전송회로부 2 : 제2직렬 데이타 전송회로부
1A, 2A : 데이타 프로세서 1B, 2B : 시프트 레지스터
1C, 2C : 직렬 클럭 발생기 1D, 2D : 직렬 모드 플래그
1E, 2E : 직렬 클럭 제어회로 1F, 2F : 에러검출회로
1G, 2G : 직렬 데이타 카운트회로 BF1~BF8: 버퍼
P2, P4: 직렬 클럭 포트 F/F1~F/F3: 플립플롭
P1, P3: 직렬 클럭 포트
TG1, TG2: 전송게이트(Transmissin Geat)
I1: 인버터 AND1: 앤드게이트
XNR1: 배타적 노아게이트
본 고안은 직렬 데이타 전송회로에 관한 것으로, 특히 전송후 수신단의 검출량을 송신단의 검출량과 비교함으로써 정확히 데이타를 전송하는데 적당하도록 한 직렬 데이타 전송회로에 관한 것이다.
종래의 직렬 데이타 전송회로는 제1도에 도시된 바와 같이, 직렬 데이타를 송, 수신한 제1직렬 데이타 전송회로부(10) 및 제2직렬 데이타 전송회로부(20)로 구성된 것으로, 상기 제1직렬 데이타 전송회로부(10) 및 제2직렬 데이타 전송회로부(20)는 서로 동일하게 구성된다. 상기 제1직렬 데이타 전송회로부(10)는 데이타 프로세서(11)에 연결된 데이타 버스에 시프트 레지스터(12), 직렬 클럭발생기(13) 및 직렬 모드 플래그(14)가 연결되고, 상기 직렬 클럭발생기(13)의 출력은 상기 직렬 모드 플래그(14)의 제어를 받는 하이 액티브 버퍼(BF1)를 거쳐 직렬 클럭 포트(P1)에 연결됨과 아울러 그 접속점이 버퍼(BF2)를 다시 통해 상기 시프트 레지스터(12)의 클럭 입력으로 연결되며, 상기 시프트 레지스터(12)의 출력이 버퍼(BF3)를 거쳐 직렬 데이타 포트(P2)에 연결됨과 아울러 그 접속점이 버퍼(BF4)를 다시 통해 상기 시프트 레지스터(12)의 입력에 연결되어 구성된다.
또한, 상기 제2직렬 데이타 전송회로부(20)도 상기 제1직렬 데이타 전송회로부(10)와 동일하게 구성되고 즉, 데이타 프로세서(21)에 연결된 데이타 버스에 시프트 레지스터(22), 직렬 클럭 발생기(23) 및 직렬 모드 플래그(24)가 연결되고, 상기 직렬 클럭 발생기(23)의 출력은 직렬 모드 플래그(24)의 제어를 받는 하이 액티브 버퍼(BF5)를 거쳐 직렬 클럭 포트(P3)에 연결됨과 아울러 그 접속점이 버퍼(BF6)를 다시 통해 상기 시프트 레지스터(22)의 클럭입력으로 연결되며, 상기 시프트 레지스터(22)의 출력이 상기 직렬 모드 플래그(24)의 제어를 받는 버퍼(BF7)를 거쳐 직렬 데이타 포트(P4)에 연결됨과 아울러 그 접속점이 버퍼(BF8)를 통해 시프트 레지스터(22)의 입력에 연결되어 구성된다.
그리고, 상기 제1, 제2직렬 데이타 전송회로부(10,20)의 직렬 데이타 포트 (P2), (P4)는 데이타 라인을 거쳐 서로 연결되고, 직렬 클럭 포트(P1), (P3)는 클럭 라인을 거쳐 서로 연결되어 구성된 것으로, 이와 같이 구성된 종래 직렬 데이타 전송회로의 동작과정을 설명한다.
제1직렬 데이타 전송회로부(10)가 송신상태로 되고, 제2직렬 데이타 전송회로부(20)가 수신상태로 되면, 제1직렬 데이타 전송회로부(10)의 직렬 모드 플래그(14)가 데이타 프로세서(11)의 제어를 받아 송신모드인 고전위로 세팅되어 고전위신호가 출력되므로 하이 액티브 버퍼(BF1), 버퍼(BF3)가 도통상태로 되고, 제2직렬 데이타 전송회로부(20)의 직렬 모드 플래그(24)가 데이타 프로세서(21)의 제어를 받아 수신모드인 저전위로 세팅되어 저전위 신호가 출력되므로 하이 액티브 버퍼(BF5), 버퍼(BF7)가 차단상태로 된다.
따라서, 이때 데이타 프로세서(11)의 선택 제어를 받아 직렬 클럭 발생기(13)에서 제2a도와 같이 직렬 클럭이 발생되고, 이 직렬 클럭은 하이 액티브 버퍼(BF1)를 통해 직렬 클럭 포트(P1)에 공급됨과 아울러 버퍼(BF2)를 통해 시프트 레지스터(12)에 공급된다.
또한, 상기 직렬 클럭 포트(P1)에 공급되는 직렬 클럭은 클럭라인을 통한 후 제2직렬 데이타 전송회로부(20)의 직렬 클럭 포트(P3) 및 버퍼(BF6)를 통해 시프트 레지스터(22)에 공급된다.
따라서, 이때 제1직렬 데이타 전송회로부(10)의 시프트 레지스터(12)에서 직렬 클럭에 동기를 맞춰 직렬 데이타가 출력되고, 이 출력 데이타는 하이 액티브 버퍼(BF3) 및 직렬 데이타 포트(P2)를 통한 후 제2직렬 데이타 전송회로부(20)의 직렬 데이타 포트(P4) 및 버퍼(BF8)를 통해 시프트 레지스터(22)에 입력된다.
일예로, 직렬 클럭이 제2a도와 같이 8비트의 펄스로 공급되어 전송이 시작되면, 그 직렬 클럭의 하강 에지(Falling Edge)에 동기를 맞춰 시프트 레지스터(12)에서 제2b도와 같이 1비트씩 직렬 데이타가 출력되고, 이와 같이 출력되어 제2직렬 데이타 전송회로부(20)의 시프트 레지스터(22)에 전송되는 직렬 데이타는 상기 직렬 클럭의 상승에지에 동기를 맞춰 제2c도와 같이 그 시프트 레지스터(22)에 래치된다.
그리고, 제2직렬 데이타 전송회로부(20)에서 제1직렬 데이타 전송회로부(10)로 직렬 데이타를 전송하는 경우에도 상기에서 설명한 과정과 동일한 방법으로 직렬 데이타를 송, 수신하게 된다.
그러나, 이와 같은 종래의 직렬 데이타 전송회로에 있어서는 일측의 직렬 데이타 전송회로부에서 타측의 직렬 데이타 전송회로부로 직렬 클럭에 동기를 맞춰 직렬 데이타를 1비트씩 전송한 후 그 직렬 데이타의 전송이 정확히 이루어졌는지를 확인할 수가 없게 되고, 이에 따라 프로그램에 의해 직렬 데이타를 여러번 전송한 후 이 직렬 데이타를 비교함으로써 직렬 데이타가 정확히 전송되었는지를 판단하기 때문에 시스템의 비효율화를 초래하게 되는 문제점이 있었다.
본 고안은 이와 같은 문제점을 감안하여, 직렬 데이타 전송시 송신부의 직렬 데이타가 검출합과 수신부의 직렬 데이타 검출합을 비교하여 정확히 직렬 데이타를 전송할 수 있는 직렬 데이타 전송회로를 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
본 고안 직렬 데이타 전송회로는 제3도에 도시한 바와 같이, 직렬 데이타를 송, 수신하는 제1직렬 데이타 전송회로부(1) 및 제2직렬 데이타 전송회로부(2)로 구성된 것으로, 상기 제1직렬 데이타 전송회로부(1) 및 제2직렬 데이타 전송회로부(2)는 서로 동일하게 구성된다. 상기 제1직렬 데이타 전송회로부(1)는 데이타 프로세서(1A)에 연결된 데이타 버스에 시프트 레지스터(1B), 직렬 클럭 발생기(1C) 및 직렬 모드 플래그(1D)가 연결되고, 상기 직렬 클럭 발생기(1C)의 출력은 상기 직렬 모드 플래그(1D)의 제어를 받는 하이 액티브 버퍼(BF1)를 통해 직렬 클럭 포트(P1)에 연결됨과 아울러 그 접속점이 버퍼(BF2)를 통해 직렬 클럭 제어회로(1E)에 연결되고, 그 직렬 클럭 제어회로(1E)의 전송 클럭은 상기 시프트 레지스터(1B) 및 직렬 데이타 카운트회로(1F)에 인가됨과 아울러 9번째의 펄스인 에러 검출신호는 그 직렬 데이타 카운트 회로(1G) 및 에러검출회로(1F)에 인가되게 연결되며, 상기 시프트 레지스터(1B)의 출력은 상기 직렬 모드 플래그(1D)의 제어를 받는 하이 액티브 버퍼(BF3)를 거쳐 상기 직렬 데이타 카운트 회로(1G) 및 직렬 데이타 포트(P2)에 연결함과 아울러 그 접속점을 버퍼(BF4)를 통해 상기 시프트 레지스터(1B)에 연결되고, 상기 에러 검출회로(1F)의 출력을 상기 데이타 버스에 연결하여 구성된다.
한편, 제2직렬 데이타 전송회로부(2)도 데이타 프로세서(2A), 시프트 레지스터(2B), 직렬 클럭 발생기(2C), 직렬 모드 플래그(2D), 직렬 클럭 제어회로(2E), 직렬 데이타 카운트회로(2G), 에러 검출회로(2F), 하이 액티브 버퍼(BF5), 버퍼(BF7) 및 버퍼(BF6), 버퍼(BF8)에 의해 상기 제1직렬 데이타 전송회로부(1)와 동일하게 구성한다.
이와 같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.
제1직렬 데이타 전송회로부(1)가 송신상태로 되고, 제2직렬 데이타 전송회로부(2)가 수신상태로 되면, 제1직렬 데이타 전송회로부(1)의 직렬 모드 플래그(1D)가 데이타 프로세서(1A)의 제어를 받아 송신 모드인 고전위로 세팅되어 고전위신호가 출력되므로 하이 액티브 버퍼(BF1), 버퍼(BF3)가 도통상태로 되고, 제2직렬 데이타 전송회로부(2)의 직렬 모드 플래그(2D)가 데이타 프로세서(2A)의 제어를 받아 수신모드인 저전위로 세팅되어 저전위 신호가 출력되므로 하이 액티브 버퍼(BF5), 버퍼(BF7)가 차단상태로 된다.
따라서, 이때 데이타 프로세서(1A)의 선택 제어를 받아 직렬 클럭발생기(1C)에서 제4a도와 같이 직렬 클럭이 발생되고, 이 직렬 클럭은 하이 액티브 버퍼(BF1)를 통해 직렬 클럭 포트(P1)에 공급됨과 아울러 버퍼(BF2)를 통해 직렬 클럭 제어회로(1E)에 공급된다.
또한, 상기 직렬 클럭 포트(P1)에 공급되는 직렬 클럭은 클럭라인을 통한 후 제2직렬 데이타 전송회로부(2)의 직렬 클럭 포트(P3) 및 버퍼(BF6)를 거쳐 직렬 클럭 제어회로(2E)에 공급된다.
따라서, 이때 제1직렬 데이타 전송회로부(1)의 직렬 클럭 제어회로(1E)는 제4b도와 같은 직렬 전송 클럭을 발생시켜 시프트 레지스터(1B) 및 직렬 데이타 카운트회로(1G)에 인가함과 아울러 제4c도와 같은 에러 검출신호를 발생시켜 직렬 데이타 카운트회로(1G) 및 에러검출회로(1F)에 인가하고, 제2직렬 데이타 전송회로부(2)의 직렬 클럭 제어회로(2G)에서도 제4b도와 같은 직렬 전송 클럭 및 제4d도와 같은 에러 전송신호를 발생시켜, 시프트 레지스터(2B), 직렬 데이타 카운트회로(2G), 및 에러 검출회로(2F)에 인가한다.
제4b도와 같이 출력되는 직렬 전송 클럭의 하강에지에 동기를 맞춰 시프트 레지스터(1B)에서 1비트씩 직렬 데이타가 출력되고, 이 직렬 데이타는 버퍼(BF3), 직렬 데이타 포트(P2) 및 데이타라인을 통한 후 제2직렬 데이타 전송회로부(2)의 직렬 데이타 포트(P4) 및 버퍼(BF8)를 통해 시프트 레지스터(2B)에 입력되어, 상기 제4b도와 같이 출력되는 직렬 전송클럭의 상승에지에 동기를 맞춰 시프트 래치된다.
여기서, 시프트 레지스터(1B)에서 출력되는 직렬 데이타가 "10101010"이라고 가정하면, 버퍼(BF3)를 통해 출력되는 직렬 데이타는 제4e도와 같이 된다. 이와 같이 출력되는 직렬 데이타는 직렬 데이타 카운트회로(1G)에 입력되어, 상기 직렬 전송클럭에 동기를 맞춰 제4f도와 같이 "하이" 또는 "로우"로 카운트되고, 이 카운트신호는 에러검출회로(1F)에 입력된 후 제4c도와 같은 에러검출신호의 하강에지에 동기를 맞춰 저장된다. 또한, 제2직렬 데이타 전송회로부(2)의 직렬 데이타 카운트회로(2G)에서 카운트되는 카운트신호는 제4d도와 같은 에러 검출신호에 의해 직렬 데이타 포트(P4)로 출력되어, 데이타라인 및 제1직렬 데이타 전송회로부(1)의 직렬 데이타 포트(P2)를 통한 후 제4c도와 같은 에러 검출신호에 의해 직렬 데이타 카운트회로(1G)를 통해 에러 검출회로(1F)에 입력되고, 이때 그 제4c도와 같은 에러 검출신호의 상승에지에 동기를 맞춰 양 카운트신호가 일치하는가를 비교하게 된다.
이에 따라, 제1직렬 데이타 전송회로부(1)의 카운트신호와 제2직렬 데이타 전송회로부(2)에서의 카운트신호가 같으면, 그 에러 검출회로(1F)에서 제4h도와 같이 고전위신호가 출력되고, 제1직렬 데이타 전송회로부(1)의 카운트 신호와 제2직렬 데이타 전송회로부(2)에서의 카운트신호가 같지 않으면, 그 에러 검출회로(1F)에서 제4g도와 같이 저전위신호가 출력된다.
따라서, 제1직렬 데이타 전송회로부(1)에서의 직렬 데이타가 제2직렬 데이타 전송회로부(2)에 제대로 전송이 되었는지 검사할 수 있게 된다.
이상에서 상세히 설명한 바와 같이 본 고안은 직렬 데이타 전송 후 송신측의 직렬 데이타의 검출합과 수신측의 검출합을 비교하여 정확한 직렬 데이타 전송을 가능하게 하고, 또한 데이타 전송 여부의 판단을 하드웨어적으로 구현함으로써 시스템의 효율을 증대시킬 수 있는 효과가 있게 된다.

Claims (1)

  1. 데이타 프로세서(1A), (2A)의 제어를 받아 송신/수신모드를 설정하는 직렬 모드 플래그(1D), (2D)와, 상기 데이타 프로세서(1A), (2A)의 선택 제어를 받아 직렬 클럭을 발생하여, 상기 직렬 모드 플래그(1D), (2D)의 제어를 받는 하이 액티브 버퍼(BF1), 버퍼(BF5)를 통해 직렬 클럭 포트(P1), (P3)에 공급되는 직렬 클럭 발생기(1C), (2C)와, 상기 직렬 클럭 포트(P1), (P3)에 공급되는 직렬 클럭을 버퍼(BF2), 버퍼(BF6)를 통해 공급받아 그 직렬 클럭에 동기를 맞춰, 직렬 데이타를 상기 직렬 모드 플래그(1D), (2D)의 제어를 받는 하이 액티브 버퍼(BF3), 버퍼(BF7)를 통해 직렬 데이타 포트(P2), (P4)에 공급하고, 그 직렬 데이타 포트(P2), (P4)에 입력되는 직렬 데이타를 송, 수신하는 직렬 데이타 전송회로에 있어서, 상기 버퍼(BF2), 버퍼(BF6)를 통해 출력되는 직렬 전송 클럭을 입력받아 상시 시프트 레지스터(1B), (2B)의 동기 제어를 위한 직렬 클럭을 입력받아 상기 시프트 레지스터(1B), (2B)의 동기 제어를 위한 직렬 전송 클럭을 발생함과 아울러 9번째 펄스인 에러 검출신호를 발생하는 직렬 클럭 제어 회로(1E), (2E)와, 상기 직렬 데이타 포트(P2), (P4)에 공급되는 직렬 데이타를 입력받아 상기 직렬 전송 클럭에 동기를 맞춰 카운트하는 직렬 데이타 카운트회로(1G), (2G)와, 상기 직렬 클럭 제어 회로(1E), (2E)의 에러 검출신호에 의해 상기 직렬 데이타 카운트회로(1G), (2G)의 카운트신호를 입력받음과 아울러 상대측으로부터의 카운트신호를 그 직렬 데이타 카운트회로(1G), (2G)를 통해 입력받아, 그 양 카운트신호의 비교로부터 에러를 검출하는 에러 검출회로(1F), (2F)를 포함하여 구성된 것을 특징으로 하는 직렬 데이타 전송회로.
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