KR100201410B1

KR100201410B1 - 디지탈 키세트의 데이타 송수신 장치

Info

Publication number: KR100201410B1
Application number: KR1019960046446A
Authority: KR
Inventors: 이기복
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1996-10-17
Filing date: 1996-10-17
Publication date: 1999-06-15
Also published as: KR19980027615A

Abstract

본 발명은 디지탈 키세트의 데이타 송·수신 장치에 관한 것으로, 종래에는 디지탈 키세트(Digital Keyset)의 데이타통신 방식은 주장치와 중앙처리장치(CPU) 사이에서 디에이에스엘(DASL)을 통해 데이타를 송수신하는 방식으로 디지탈 키세트 중앙처리장치에서 송수신 데이타를 클럭신호에 동기를 맞춰 송수신하기 때문에 중앙처리장치 하나가 2대의 키세트 역할을 하여야 하는 2밴드 폰(Phone)이나 엘이디 드라이브 방식을 멀티플렉싱(Multiplexing)하고자 할 경우 그 중앙처리장치에서 데이타를 순차적으로 수신하는데 긴 시간이 걸리므로 증앙처리장치 할당시간이 초과하여 다른 기능을 수행할 수 없게되는 문제점이 있었던 바, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 송수신 데이타를 시프트 래지스터에 의한 하드웨어 구성을 통해 클럭신호에 동기를 맞춰 순차로 송수신하게 함으로써, 중앙처리장치에서의 송수신 시간을 줄일 수 있게한 데이타 송수신 장치이다.

Description

디지탈 키세트(DIGiTAL KEYSET)의 데이타 송수신 장치

본 발명은 디지탈 키세트(Digital Keyset)의 데이타 송수신 장치에 관한 것으로, 특히 시프트 레지스터를 구비한 하드웨어 구성에 의해 데이타를 송수신 하게하여 중앙처리장치(CPU)에서의 데이타 송수신에 따른 처리시간을 줄일 수 있게한 디지탈 키세트의 데이타 송수신 장치에 관한 것이다.

제1도는 종래 디지탈 키세트의 데이타통신 방식에 따른 블럭도로서, 이에 도시한 바와 같이 주장치(100)와 중앙처리장치(CPU, 120) 사이에서 디에이에스엘(Digital Asink Shift Logic : 이하 DASL, 110)을 통해 데이타를 송수신하게 구성되어 있다. 즉, 주장치(100)로 부터 데이타가 출력되어 디에이에스엘(110)에 입력되먼. 그 디에이에스엘(110)은 인터럽트(Intemlp)를 발생시켜 중앙처리장치(120)에 인가한후 수신선로(Rx)를 통해 수신 데이타를 출력하고, 이에따라 그 중앙처리장치(120)에서 그 수신 데이타를 상기 디에이에스엘(110)에서 출력되는 클럭신호(CLK)에 동기를 맞춰 순차로 입력받아 처리하고, 그 중앙처리장치(120)에서 송신선로(Tx)를 통해 출력하는 송신 데이타는 상기 디에이에스엘(110)을 통해 주장치(100)에 입력되게 구성된 것으로, 이와 같이 구성된 종래 장치의 동작과정을 설명한다.

주장치(100)로 부터 데이타가 출력되어 디에이에스엘(110)에 입력되면, 그 디에이에스엘(110)은 인터럽트신호를 발생시켜 중앙처리장치(120)에 수신할 데이타가 있음을 알려줌과 아울러 그 수신 데이타를 수신선로(Rx)를 통해 출력한다. 따라서 이때 그 중앙처리장치(120)는 수신선로(Rx)로 출력되는 32비트의 수신 데이타를 상기 디에이에스엘(110)로 부터 출력되는 클럭신호(CU)에 동기를 맞춰 순차로 입력받아 처리하고, 또한 그 중앙처리장치(120)에서 키세트의 동작에 따른 24비트의 송신 데이타를 상기 클럭신호(CLK)에 동기를 맞춰 송신선로(Tx)에 순차로 출력하면, 그 송신선로(Tx)로 출력되는 송신 데이타는 디에이에스엘(110)을 통해 주장치(100)에 입력되개 된다. 여기서 상기 클럭신호(CLK)는 디에이에스엘(110)이 주장치(100)와의 인터패이스에서 동기를 맞춘 클럭신호이다.

상기와 같이 종래의 장치에 있어서는 디지탈 키세트의 증앙처리장치에서 송수신 데이타를 클럭신호에 동기를 맞춰 송수신 처리하기 때문에 중앙처리장치 하나가 2대의 키세트 역할을 하여야 하는 2밴드 폰(Phone)이나 엘이디 드라이브(LED Drive) 방식을 멀티플랙싱(Mllltiplexing) 하고자 할 경우 그 중앙처리장치에서 데이타를 순차적으로 송수신하는데 긴 시간(약 5ms)이 걸리므로 중앙처리장치 할당시간이 초과하여 다른 기능을 수행할 수 없게되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로송수신 데이타를 시프트 래지스터에 의한 하드웨어 구성을 통해 클럭신호에 동기를 맞춰 순차로 송수신하게 함으로써 중앙처리장치에서의 송수신 처리시간을 줄일 수 있게한 디지탈 키세트의 데이타 송수신 장치를 제공함에 목적이 있다.

제1도는 종래의 디지탈 키세트의 데이타 통신방식에 따른 블럭도.

제2도는 본 발명의 디지탈 키세트 데이타 송수신 장치 블럭도.

* 도면의 주요부분에 대한 부호의 설명

100 : 주장치

110 : 디에이에스엘(Digital Asink Shift Logic:DASL)

120 : 중앙처리장치 200 : 수신 시프트부

210 : 송신 시프트부 220 : 수신 인터럽트부

230 : 수신 클럭신호부 240 : 송신 클럭신호부

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 주장치와 중앙처리장치(CPU)사이에서 디에이에스엘(DASL)을 통해 데이타를 송수신하는 디지탈 키세트의 데이타 송수신장치에 있어서, 상기 디에이에스엘로 부터 출력되는 클럭신호를 상기 중앙처리장치로 부터 출력되는 수신 제어신호의 제어를 받아 수신동기 클럭신호로 출력하는 수신 클럭신호부와, 상기 중앙처리장치로 부터 출력되는 송신 제어신호의 제어를 받아 상기 클럭신호의 반전신호를 송신동기 클럭신호로 출력하는 송신 클럭신호부와, 상기 디에이에스엘로 부터 직렬출력되는 수신 데이타를 상기 수신동기 클럭신호에 동기를 맞춰 순차 시프트하여 상기 중앙처리장치에서 바이트 단위로 읽어가게 하는 수신 시프트부와, 상기 수신 시프트부의 최하위 소정비트 시작신호를 설정신호와 비교하여 상기 중앙처리장치에 수신 인터럽트를 인가하는 수신 인터럽트부와, 상기 중앙처리장치의 송신 데이타를 바이트 단위로 입력받아 래치한후 상기 송신동기 클럭신호에 동기를 맞춰 시프트하여 상기 디에이에스엘에 직렬전송하는 송신 시프트부로 구성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면, 제2도는 본 발명 디지탈 키세트의 데이타 송수신장치 블럭도로서, 이에 도시한 바와 같이 주장치(100)와 중앙처리장치(120) 사이에서 디에이에스엘(110)을 통해 데이타를 송수신하는 디지탈 키세트의 데이타 송수신장치에 있어서, 상기 디에이에스엘(110)로 부터 출력되는 클럭신호(CLK)를 입력받아 상기 중앙처리장치(120)의 수신 제어신호(CS₁)에 따라 그 클럭신호(CLK)를 수신동기 클럭신호로 출력하는 수신 클럭신호부(230)와, 상기 클럭신호(CLK)를 입력받아 상기 중앙처리장치(120)의 송신 제어신호(CS₂)에 따라 그 클럭신호(CLK)의 반전신호를 송신동기 클럭신호로 출력하는 송신 클럭신호부(240)와, 상기 디에이에스엘(110)로 부터 수신선로(Rx)로 직렬출력되는 수신 데이타를 상기 수신 클럭신호부(230)로 부터 출력되는 수신동기 클럭신호에 동기를 맞춰 순차 시프트하여 상기 중앙처리장치(120)에서 바이트 단위로 읽어가게 하는 수신 시프트부(200)와, 상기 수신 시프트부(200)의 최하위소정비트 시작신호를 설정시작신호와 비교하여 동일할때 상기 중앙처리장치(120)에 수신 인터럽트를 인가하는 수신 인터럽트부(220)와, 상기 중앙처리장치(120)의 송신 데이타를 바이트 단위로 입력받아 래치한후 상기 송신 클럭신호부(240)의 송신동기 클럭신호에 동기를 맞춰 순차로 시프트하여 송신선로(Tx)를 통해 상기 디에이에스엘(110)로 직력출력하는 송신 시프트부(210)로 구성한다.

상기에서 수신 클럭신호부(230)는 수신 제어신호(CSI) 및 클럭신호(CLK)를 오아조합하는 오아게이트(OR₁)로 구성하고, 송신 클럭신호부(240)는 클럭신호(CLK)를 반전하는 인버터(11)와 그 인버터(11)의 출력신호 및 송신 제어신호(CS₂)를 오아조합하는 오아게이트(OR₂)로 구성하며, 수신 시프트부(200)는 수신선로(Rx)를 통해 직럴로 출력되는 32비트의 수신 데이타를 수신 클럭신호부(220)의 수신동기 클럭신호에 동기를 맞춰 1비트씩 순차로 시프트하여 중앙처리장치(120)에서 바이트 단위로 읽어가게 병렬출력하는 시프트 레지스터(201-204)로 구성되며, 송신 시프트부(201)는 중앙처리장치(120)에서 바이트 단위로 출력되는 3바이트의 송신 데이타를 래치한후 송신 클럭신호부(240)의 송신동기 클럭신호에 동기를 맞춰 1비트씩 순차로 시프트하여 송신선로(Tx)로 직렬 출력하는 시프트 래지스터(211-213)로 구성한다. 또한 수신 인터럽트부(220)는 시작신호를 설정하는 딥스위치(DS₀-BS₃)와, 수신 시프트부(200)의 최하위 비트(D₀-D₃)의 시작신호를 상기 딥스위치(BS₇-BS₃)에 의해 설정된 시작신호와 비교하여 동일할때 중앙처리장치(120)에 수신 데이타가 입력되었음을 알리는 인터럽트 신호를 발생하는 비교기(221)로 구성한 것으로, 이와 같이 구성된 본 발명의 작용을 상세히 설명하면 다음과 같다.

주장치(100)로 부터 데이타가 출력되어 디에이에스엘(110)에 입력되먼, 그 수신 데이타를 수신선로(Rx)를 통해 직렬로 출력한다. 그리고 그 디에이에스엘(110)에서 주장치(100)와의 인터페이스에서 동기를 맞춘 클럭신호(CLK)가 출력되어 수신 클럭신호부(230) 및 송신 클럭신호부(240)에 입력된다. 여기서 중앙처리장치(120)는 수신모드 상태를 유지하여 수신 제어신호(CS₁)가 액티브 상태인 저전위로 출력되고, 송신 제어신호(CS₂)가 인액티브 상태인 고전위로 출력되며. 이에따라 클럭신호(CLK)가 수신 클럭신호부(230)의 오아게이트(OR₁)를 통해 수신 시프트부(200)에 수신동기 클럭신호로 인가되고, 상기 클럭신호(CLK)가 송신 클럭신호부(240)를 통할 수 없게되어 즉, 클럭신호(CLK)에 상관없이 오아게이트(OR₂)에서 고전위 신호가 출력되는 상태를 유지하게 되어 송신 시프터부(210)에 송신동기 클럭신호가 인가되지 않게된다. 따라서, 이때 상기 수신선로(Rx)를 통해 직렬출력되어 수신 시프트부(200)에 입력되는 32비트의 수신 데이타가 상기 수신 클럭신호부(230)에서 출력되는 수신동기 클럭신호매 동기를 맞춰 시프트 레지스터(201-204)에서 1비트씩 순차로 시프트되어, 바이트 단위로 병렬출력할 수 있는 상태로 된다. 이와 같이 수신 시프트부(200)에서 32비트의 수신 데이타를 시프트 완료하게 되면 시프트 레지스터(201-204)에 1바이트인 8비트씩 가득하게 되고, 이때 최하위 비트의 시작신호인 시프트 레지스터(204)의 출력(D₀-D₃)신호가 수신 인터럽트부(220)의 비교기(221)에 입력되어, 딥스위치(DS₀-DS₃)에 의한 설정신호와 비교되어, 동일할때 인터럽트 신호가 발생되고, 이 인터럽트 신호는 중앙처리장치(120)에 수신 데이타가 입력되었음을 알리는 신호로 인가되므로, 그 중앙처리장치(120)에서 수신 데이타가 입력된 상태임을 알게된다. 따라서, 이때 중앙처리장치(120)는 상기 시프트레지스터 (204), (203), (202), (201)로 부터 4바이트의 데이타를 1바이트씩 순차로 읽고, 기존 프로토콜(Protocol)에 반영되어 있는 에러검출기능에 이상이 있는지 조사하고, 올바르면 유효한(Valid) 데이타로 처리한다. 만일에러 발생시는 상기 수진 제어 신호(CS₁)를 액티브 상태인 저전위로 계속 유지하여 정상적인 수신 데이타를 받을때까지 반복한다. 한편, 중앙처리장치(120)에서 데이타를 송신하고자 한 겅우에는 그 중앙처리장치(127)에서 3바이트의 송신 데이타를 1바이트씩 송신(211-213)에 래치시키고, 이후 송신 제어신호(CS₂)를 액티브 상태인 저전위로 출력한다. 따라서, 이때 클럭신호(CLK)가 인버터(I₁)를 통해 반전된후 오아게이트(OR₂)를 통해 송신 시프트부(210)에 송신동기 클럭신호로 인가된다. 따라서, 송신 시프트부(210)의 시프트 레지스터(211-213)에 래치된 3바이트 즉, 24비트의 데이타가 상기 송신 클럭신호부(240)에서 출력되는 송신동기 클럭신호에 동기를 맞춰 1비트씩 순차로 시프트되면서 송신선로(Tx)로 직렬출력되어 디에이에스엘(110)에 입력된다. 이와 같이 24비트의 송신 데이타가 모두 전송된 이후에는 시프트 래지스터(213)의 입력(IN)이 저전위이므로 의미없는 데이타가 전송된다. 그리고 상기 디에이에스엘(110)에서 송신선로(Tx)를 통해 전송받은 송신 데이타는 주장치(100)에 전송된다.

또한, 상기 중앙처리장치(120)에서는 데이타 송신시 24비트를 전송하는데 걸리는 시간을 계산하여 기억하고, 그로부터 전송이 완료된 시점(약 1.5ms)에 송신 제어신호(CS₂)를 인액티브 상태인 고전위로 출력하여 송신 클럭신호부(240)에서 송신 동기를럭신호가 출력되지 않게하고, 이후 수신 제어신호(CS₁)를 액티브 함으로써 수신 데이타를 정상적으로 입력받을 수 있게된다.

이상에서 설명한 바와 같이 본 발명에 의한 디지탈 키세트의 데이타 송수신 장치는 송수신 데이타를 시프트 레지스터의 하드웨어 구성을 통해 송수신동기 클럭신호에 동기를 맞춰 순차로 송수신하게 되므로, 중앙처리장치에서의 송수신 처리시간을 줄일 수 있게되고, 이에따라 2밴드 폰, 멀티플렉싱 엘이디 드라이버, 라지 엘씨디 디스플레이 등의 빠르게 처리할 수 있는 효과가 있다.

Claims

주장치와 중앙처리장치(CPU)사이에서 디에이에스엘(DASL)을 통해 데이타를 송수신하는 디지탈 키세트의 데이타 송수신 장치에 있어서, 상기 디에이에스엘로 부터 출력되는 클럭신호를 상기 중앙처리장치로 부터 출력되는 수신 제어신호의 제어를 받아 수신동기 클럭신호로 출력하는 수신 클럭신호부와: 상기 중앙처리장치로 부터 출력되는 송신제어신호의 제어를 받아 상기 클럭신호의 반전신호를 송신동기 클럭신호로 출력하는 송신클럭신호부와; 상기 디에이에스엘로 부터 직렬출력되는 수신 데이타를 상기 수신동기 클럭신호에 동기를 맞줘 순차 시프트하여 상기 중앙처리장치애서 바이트 단위로 읽어가게 하는 수신시프트부와; 상기 수신 시프트부의 최하위 소정비트 시작신호를 설정신호와 비교하여 상기 중앙처리장치에 수신 인터럽트신호를 인가하는 수신 인터럽트부와: 상기 중앙처리장치의 송신 데이타를 바이트 단위로 입력받아 래치한후 상기 송신동기 클럭신호에 동기를 맞춰 시프트하여 상기 디에이에스엘에 직럴전송하는 송신 시프트부로 구성하여된 것을 특징으로 하는 디지탈 키세트(DIGITAL KEYSET)의 데이타 송수신 장치.
제1항에 있어서, 상기 수신 클럭신호부는 클럭신호와 수신 제어신호를 오아조합하는 오아게이트로 구성하여 된것을 특징으로 하는 디지탈 키세트(DIGITAL KE7SEr)의 데이타 송수신 장치.
제1항에 있어서, 상기 송신 클럭신호부는 클럭신호를 반전하는 인버터와, 상기 인버터의 출력신호 및 송신 제어신호를 오아조합하는 오아게이트로 구성하여 된것을 특징으로 하는 디지탈 키세트(DIGITAL KEYSET)의 데이타 송수신 장치.
제1항 또는 제2항에 있어서, 상기 수신 시프트부는 디에이에스엘로 부터 직렬출력되는 32비트의 수신 데이타를 동기 클럭신호에 동기를 맞쳐 1비트씩 순차로 시프트하여 중앙처리장치에서 바이트 단위로 읽어가게 병렬출력하는 4개의 시프트 레지스터로 구성하여 된 것을 특징으로 하는 디지탈 키세트(DIGITAL KEYSET)의 데이타 송수신 장치.
제1항에 있어서, 상기 수신 인터럽트부는 시작신호를 설정하는 딥 스위치와, 수신 시프트부의 최하위 소정비트 시작신호를 상기 딥스위치에 의해 설정된 시작신호와 동일한지 비교하여 증앙처리장치에 수신 인터럽트신호를 인가하는 비교기로 구성하여 된것을 특징으로 하는 디지탈 키세트(DIG로TAL KEYSET)의 데이타 송수신 장치.
제1항 또는 제3항에 있어서, 상기 송신시프트부는 중앙처리장치에서 출력되는 3바이트의 송신 데이타를 래치한후 송신동기 클럭신호에 동기를 맞춰 1비트씩 순차로 시프트하여 직렬출력하는 3개의 시프트 레지스터로 구성하여 된것을 특징으로 하는 디지탈 키세트(DIGITAL KEYSET)의 데이타 송수신 장치.