KR19990013209U - 디바이스 제어 프로세서의 데이터 송신 장치 - Google Patents

Abstract

본 고안은 이동통신 교환기의 디바이스 제어 프로세서와 디바이스간 데이터 전달을 위한 디바이스 제어 프로세서의 데이터 송신 장치에 관한 것으로, 이러한 본 고안은 디바이스의 동작모드를 제어하는 모드와 송신 데이터를 저장하기 위한 어드레스가 송신 데이터 라인을 통해 디바이스로 전달되도록 티디-버스의 구조를 개선하여, 하나의 쉬프트 래지스터에서 모드 및 어드레스와 송신 데이터를 순차적으로 쉬프트시켜서 송신 데이터 라인으로 모드 및 어드레스와 송신 데이터를 전달하도록 하여 시스템 구성을 간소화시키게 된다.

Description

디바이스 제어 프로세서의 데이터 송신 장치

본 고안은 이동통신 교환기의 디바이스 제어 프로세서에 관한 것으로, 특히 디바이스 제어 프로세서와 디바이스간 데이터를 전달해주는 티디-버스(TD-BUS)의 프로토콜을 개선하여 송신 데이터 라인으로 모드 및 어드레스와 송신 데이터를 디바이스로 전달하기 위한 것이다.

도 1 은 종래 디바이스 제어 프로세서의 데이터 송신 장치 블록 구성도이다.

도시된 바와 같이, 디바이스 제어 프로세서의 모드 및 어드레스 전달을 제어하는 프레임 동기신호(*FS)와 송수신 데이터 전달을 제어하는 송수신 데이터 동기신호(*RDY)를 논리합하여 그 결과치로 클럭을 발생시키는 논리합소자(10)와; 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 모드 및 어드레스를 디바이스로 전달하는 모드/어드레스 송신부(50)와; 상기 논리합소자(10)로부터 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 송신 데이터를 디바이스로 전달하는 데이터 송신부(60)로 구성되었다.

상기에서 모드/어드레스 송신부(50)는, 디바이스 제어 프로세서에서 전달되는 모드 인에이블 신호에 맞추어, 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 모드를 버퍼링하여, 제1 내지 제4 플립플롭(30-33)으로 각각 출력하는 모드 버스 버퍼(20)와; 디바이스 제어 프로세서에서 전달되는 상위 어드레스 인에이블 신호에 맞추어, 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 상위 어드레스를 버퍼링하여, 제1 내지 제4 플립플롭(30-33)으로 각각 출력하는 상위 어드레스 버스 버퍼(21)와; 다바이스 제어 프로세서에서 전달되는 하위 어드레스 인에이블 신호에 맞추어, 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 하위 어드레스를 버퍼링하여, 제1 내진 제4 플립플롭(30-33)으로 각각 출력하는 하위 어드레스 버스 버퍼(22)와; 상기 모드 버스 버퍼(20)와 상기 상위 어드레스 버스 버퍼(21) 및 상기 하위 어드레스 버스 버퍼(22)의 각각의 출력 데이터를 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 각각 래치시키는 제1 내지 제4 플립플롭(30-33)과; 상기 제1 내지 제4 플립플롭(30-33)에서 각각 출력되는 데이터를 모드/어드레스 라인을 통해 디바이스로 전달하는 라인 드라이버(40)로 구성되었다.

또한 데이터 송신부(60)는, 디바이스 제어 프로세서에서 전달되는 송신 데이터 인에이블 신호에 맞추어, 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 디바이스 제어 프로세서로부터의 송신 데이터를 버퍼링하는 송신 데이터 버스 버퍼(61)와; 상기 송신 데이터 버스 버퍼(61)를 통한 송신 데이터를 상기 논리합소자(10)에서 출력되는 신호의 클럭킹에 따라 쉬프트(shift)시키는 쉬프트 래지스터(62)와; 상기 쉬프트 래지스터(62)로부터의 송신 데이터를 송신 데이터 라인을 통해 디바이스로 전달하는 라인 드라이버(63)로 구성되었다.

이와 같이 구성된 종래 디바이스 제어 프로세서의 데이터 송신 장치의 동작을 첨부된 도면에 의거하여 설명하면 다음과 같다.

먼저, 이동통신 교환기의 하위 프로세서인 디바이스 제어 프로세서는 디바이스의 동작모드를 제어하는 모드 신호와 송신 데이터를 저장하기 위한 어드레스의 전달을 제어하는 프레임 동기 신호를 도2의 (b)와 같이 로우신호로 액티브시켜, 모드 및 어드레스를 디바이스로 전달한다.

즉, 프레임 동기 신호가 액티브되고, 디바이스 제어 프로세서로부터의 모드 인에이블 신호가 액티브되면, 모드 버스 버퍼(20)는 4비트의 모드를 제1 내지 제4 플립플롭(30-33)으로 전달한다.

또한 디바이스 제어 프로세서는 상위 어드레스 인에이블 신호를 액티브시키며, 이에 상위 어드레스 버스 버퍼(21)는 상위 어드레스를 2비트씩 제1 내지 제4 플립플롭(30-33)으로 전달한다. 그리고 디바이스 제어 프로세서로부터의 하위 어드레스 인에이블 신호가 액티브되면, 하위 어드레스 버스 버퍼(22)는 하위 어드레스를 2비트씩 제1 내지 제4 플립플롭(30-33)으로 전달하게 된다.

그러면 제1 플립플롭(30)은 도2의 (c)와 같은 모드 및 어드레스를 프레임 동기 신호가 액티브된 동안 라인 드라이버(40)를 통해 디바이스로 전달하게 된다. 또한 제2 플립플롭(31)은 (d)와 같은 모드 및 어드레스를, 제3 플립플롭(32)은 (e)와 같은 모드 및 어드레스를, 제4 플립플롭(33)은 (f)와 같은 모드 및 어드레스를 라인 드라이버(40)를 통해 디바이스로 전달하게 된다.

그러면 디바이스는 모드 및 어드레스(c)(d)(e)(f)를 수신하여 번역한 후 디바이스 제어 프로세서와 디바이스간 송수신 데이터의 전달을 위한 동기를 제공하도록 송수신 데이터 동기 신호(*RDY)를 (g)와 같이 로우 신호로 액티브시키게 된다. 이리하여 디바이스 제어 프로세서는 (h)와 같은 송신 데이터를 송수신 데이터 동기 신호(*RDY)가 액티브된 동안 디바이스로 전달하게 되며, 디바이스는 이 송신 데이터를 수신하게 되는 것이다.

그러나 이와 같은 종래 디바이스 제어 프로세서의 데이터 송신 장치는 모드 및 어드레스를 4개의 모드/어드레스 라인을 통해 디바이스로 전달하고 송신 데이터를 송신 데이터 라인을 통해 전달함으로써 모드/어드레스 라인은 물론 모드/어드레스 라인 사용으로 부가 설치되는 플립플롭 및 라인 드라이버로 시스템 구성이 복잡해지는 문제가 있었다.

본 고안의 목적은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 특히, 디바이스 제어 프로세서와 디바이스간 데이터를 전달해주는 티디-버스의 구조 개선으로 모드 및 어드레스와 송신 데이터를 송신 데이터 라인을 통해 디바이스로 전달해주어 시스템 구성을 간소화시키는 디바이스 제어 프로세서의 데이터 송신 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 고안 (장치)는,

디바이스 제어 프로세서의 모드 및 어드레스 전달을 제어하는 프레임 동기신호(*FS)와 송수신 데이터 전달을 제어하는 송수신 데이터 동기신호(*RDY)를 논리곱하는 논리곱소자와; 상기 논리곱소자의 출력신호와 디바이스 제어 프로세서와 디바이스간에 데이터 송수신을 위한 동기를 제공하는 클럭을 논리합하여 그 결과치로 모드 및 어드레스와 송신 데이터의 전달을 제어하는 논리합소자와; 상기 논리합소자의 출력 신호에 동기되어 디바이스의 동작모드를 제어하는 모드를 모드 인에이블 신호에 따라 버퍼링하는 모드 버스 버퍼와; 상기 논리합소자의 출력 신호에 동기되어 상위 어드레스 인에이블 신호에 따라 송신 데이터를 저장하기 위한 상위 어드레스를 버퍼링하는 상위 어드레스 버스 버퍼와; 상기 논리합소자의 출력 신호에 동기되어 송신 데이터를 저장하기 위한 하위 어드레스를 하위 어드레스 인에이블 신호에 따라 버퍼링하는 하위 어드레스 버스 버퍼와; 상기 논리합소자의 출력신호에 동기되어 송신 데이터 인에이블 신호에 따라 송신 데이터를 버퍼링하는 송신 데이터 버스 버퍼와; 상기 모드 버스 버퍼와 상기 상위 어드레스 버스 버퍼와 상기 하위 어드레스 버스 버퍼 및 상기 송신 데이터 버스 버퍼에서 각각 출력되는 데이터를 상기 논리합소자의 출력신호에 동기되어 쉬프트시키는 쉬프트 래지스터와; 상기 쉬프트 래지스터에서 쉬프트된 데이터를 송신 데이터 라인을 통해 디바이스로 전달하는 라인 드라이버로 구성됨을 그 기술적 구성상의 특징으로 한다.

도 1 은 종래 디바이스 제어 프로세서의 데이터 송신 장치 블록 구성도,

도 2 는 종래 디바이스 제어 프로세서의 데이터 송수신을 위한 티디-버스의 신호 타이밍도,

도 3 은 본 고안에 의한 디바이스 제어 프로세서의 데이터 송신 장치 블록 구성도,

도 4 는 본 고안에 의한 디바이스 제어 프로세서의 데이터 송수신을 위한 티디-버스의 신호 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

100:논리곱소자 200:논리합소자

300:모드 버스버퍼 400:상위 어드레서 버스 버퍼

500:하위 어드레스 버스 버퍼 600:송신 데이터 버스 버퍼

700:쉬프트 레지스터 800:라인 드라이버

이하, 상기와 같은 본 고안 "디바이스 제어 프로세서의 데이터 송신 장치"의 기술적 사상에 따른 일 실시예의 구성 및 동작을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.

<실시예>

먼저, 디바이스 제어 프로세서의 데이터 송신 장치의 실시예 구성은, 디바이스 제어 프로세서의 모드 및 어드레스 전달을 제어하는 프레임 동기신호(*FS)와 송수신 데이터 전달을 제어하는 송수신 데이터 동기신호(*RDY)를 논리곱하는 논리곱소자(100)와; 상기 논리곱소자(100)의 출력신호와 디바이스 제어 프로세서와 디바이스간에 데이터 송수신을 위한 동기를 제공하는 클럭을 논리합하여 그 결과치로 모드 및 어드레스와 송신 데이터의 전달을 제어하는 논리합소자(200)와; 상기 논리합소자(200)의 출력 신호에 동기되어 디바이스의 동작모드를 제어하는 모드를 모드 인에이블 신호에 따라 버퍼링하는 모드 버스 버퍼(300)와; 상기 논리합소자(200)의 출력 신호에 동기되어 상위 어드레스 인에이블 신호에 따라 송신 데이터를 저장하기 위한 상위 어드레스를 버퍼링하는 상위 어드레스 버스 버퍼(400)와; 상기 논리합소자(200)의 출력 신호에 동기되어 송신 데이터를 저장하기 위한 하위 어드레스를 하위 어드레스 인에이블 신호에 따라 버퍼링하는 하위 어드레스 버스 버퍼(500)와; 상기 논리합소자(200)의 출력신호에 동기되어 송신 데이터 인에이블 신호에 따라 송신 데이터를 버퍼링하는 송신 데이터 버스 버퍼(600)와; 상기 모드 버스 버퍼(300)와 상기 상위 어드레스 버스 버퍼(400)와 상기 하위 어드레스 버스 버퍼(500) 및 상기 송신 데이터 버스 버퍼(600)에서 각각 출력되는 데이터를 상기 논리합소자(200)의 출력신호에 동기되어 쉬프트시키는 쉬프트 래지스터(700)와; 상기 쉬프트 래지스터(700)에서 쉬프트된 데이터를 송신 데이터 라인을 통해 디바이스로 전달하는 라인 드라이버(800)로 구성된다.

이와 같이 구성된 본 발명에 의한 디바이스 제어 프로세서의 데이터 송신 장치의 동작을 설명하면 다음과 같다.

먼저, 이동통신 교환기의 하위 프로세서인 디바이스 제어 프로세서는 프레임 동기 신호를 도4의 (B)와 같이 로우신호로 액티브시켜 모드 및 어드레스를 전달한다.(여기서, 모드는 디바이스의 동작모드를 제어하는 신호이고, 어드레스는 디바이스 제어 프로세서로부터의 송신 데이터를 저장하기 위한 신호이다.)

즉, 프레임 동기 신호가 로우신호로 액티브되면, 논리곱소자(100)는 로우신호를 출력하며, 이에 논리합소자(200)는 논리곱소자(100)의 출력신호와 클럭을 논리합하여 그 결과치로 클럭을 생성하게 된다.

그러면 모드 버스 버퍼(300)는 논리합소자(200)로부터 출력되는 클럭에 동기되어 디바이스 제어 프로세서로부터의 액티브된 모드 인에이블 신호에 따라 모드(M3-M1)를 쉬프트 래지스터(700)로 전달한다.(이때 상위 어드레스 버스 버퍼(400)와 하위 어드레스 버스 버퍼(500) 및 송신 데이터 버스 버퍼(600)는 하이 임피던스 상태가 되어 쉬프트 래지스터(700)로 각각의 데이터를 전달하지 못한다.)

이렇게 모드가 쉬프트 래지스터(700)에 전달되면 디바이스 제어 프로세서는 상위 어드레스 인에이블 신호를 액티브시키며, 상위 어드레스 버스 버퍼(400)는 이 상위 어드레스 인에이블 신호에 따라 클럭에 동기되어 상위 어드레스를 쉬프트 래지스터(700)로 전달하게 된다. 이후 디바이스 제어 프로세서는 하위 어드레스 인에이블 신호를 액티브시켜 하위 어드레스가 쉬프트 래지스터(700)에 전달되도록 한다.

이렇게 모드 버스 버퍼(300)로부터 모드를 전달받은 쉬프트 래지스터(700)는 논리합소자(200)에서 출력되는 클럭에 동기되어 모드를 쉬프트시키게 되며, 이어 상위 어드레스와 하위 어드레스도 쉬프트시켜 라인 드라이버(800)로 전달하게 된다. 이리하여 라인 드라이버(800)는 전달받은 모드와 상위 어드레스 및 하위 어드레스를 도4의 (D)와 같이 송신 데이터 라인을 통해 디바이스로 전달하게 되는 것이다.

그러면 모드와 어드레스를 전달받은 디바이스는 이 모드와 어드레스를 번역하여 디바이스 제어 프로세서와 디바이스간 데이터 송수신의 동기를 위한 송수신 데이터 동기 신호(*RDY)를 도4의 (C)와 같이 로우신호로 액티브시킨다.

이리하여 논리곱소자(100)는 인액티브된 프레임 동기 신호(*FS)와 액티브된 송수신 데이터 동기 신호(*RDY)를 논리곱하여 그 결과치로 로우신호를 논리합소자(200)로 전달하게 된다. 이에 논리합소자(200)는 클럭을 출력하게 된다.(여기서, 논리합소자(200)는 프레임 동기 신호(*FS)가 액티브될 경우이거나 송수신 데이터 동기 신호(*RDY)가 액티브될 경우에만 클럭을 출력하게 된다.)

이때 송수신 데이터 동기 신호(*RDY)가 액티브됨에 따라 디바이스 제어 프로세서는 송신 데이터 인에이블 신호를 액티브시키며, 이에 송신 데이터 버스 버퍼(600)는 액티브된 송신 데이터 인에이블 신호에 맞추어 송신 데이터를 논리합소자(200)로부터 출력된 클럭에 따라 쉬프트 래지스터(700)에 전달하게 된다. 이리하여 쉬프트 래지스터(700)는 논리합소자(200)에서 출력되는 클럭에 따라 송신 데이터 버스 버퍼(600)로부터 전달받은 송신데이터를 쉬프트시켜, 라인 드라이버(800)를 통해 송신 데이터 라인으로 도4의 (D)와 같이 디바이스에 전달하게 되는 것이다.

이상에서 살펴본 바와 같이, 본 고안 "디바이스 제어 프로세서의 데이터 송신 장치"는, 특히, 디바이스 제어 프로세서로부터 송신 데이터 라인을 통해 모드 및 어드레스와 송신 데이터를 디바이스로 전달해줌으로써 별개의 모드 및 어드레스 라인과 라인 드라이버가 필요치 않아 시스템 구성이 간단해지는 효과가 있게 되는 것이다.

Claims (1)

1. 이동통신 교환기에서 디바이스 제어 프로세서와 디바이스간에 데이터 전달을 위한 디바이스 제어 프로세서의 데이터 송신 장치에 있어서,

   디바이스 제어 프로세서의 모드 및 어드레스 전달을 제어하는 프레임 동기신호(*FS)와 송수신 데이터 전달을 제어하는 송수신 데이터 동기신호(*RDY)를 논리곱하는 논리곱소자(100)와;

   상기 논리곱소자(100)의 출력신호와 디바이스 제어 프로세서와 디바이스간에 데이터 송수신을 위한 동기를 제공하는 클럭을 논리합하여 그 결과치로 모드 및 어드레스와 송신 데이터의 전달을 제어하는 논리합소자(200)와;

   상기 논리합소자(200)의 출력 신호에 동기되어 디바이스의 동작모드를 제어하는 모드를 모드 인에이블 신호에 따라 버퍼링하는 모드 버스 버퍼(300)와;

   상기 논리합소자(200)의 출력 신호에 동기되어 상위 어드레스 인에이블 신호에 따라 송신 데이터를 저장하기 위한 상위 어드레스를 버퍼링하는 상위 어드레스 버스 버퍼(400)와;

   상기 논리합소자(200)의 출력 신호에 동기되어 송신 데이터를 저장하기 위한 하위 어드레스를 하위 어드레스 인에이블 신호에 따라 버퍼링하는 하위 어드레스 버스 버퍼(500)와;

   상기 논리합소자(200)의 출력신호에 동기되어 송신 데이터 인에이블 신호에 따라 송신 데이터를 버퍼링하는 송신 데이터 버스 버퍼(600)와;

   상기 모드 버스 버퍼(300)와 상기 상위 어드레스 버스 버퍼(400)와 상기 하위 어드레스 버스 버퍼(500) 및 상기 송신 데이터 버스 버퍼(600)에서 각각 출력되는 데이터를 상기 논리합소자(200)의 출력신호에 동기되어 쉬프트시키는 쉬프트 래지스터(700)와;

   상기 쉬프트 래지스터(700)에서 쉬프트된 데이터를 송신 데이터 라인을 통해 디바이스로 전달하는 라인 드라이버(800)로 구성된 것을 특징으로 하는 디바이스 제어 프로세서의 데이터 송신 장치.