JPH07325782A - Ｉ／ｏデータポート回路ならびに第１および第２のデータを同時に転送するための方法 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力が少なく必要なＩＣリアルエステー
トが小さく回路全体のサイズが減じられた、双方向のパ
ラレル−シリアル変換が可能なＩ／Ｏデータポートを提
供する。 【構成】 入出力データポート回路（１０）はパラレル
データバスを入出力シリアルデータバスと接続させ、リ
ニアモードかバッファモードで選択的に動作可能であ
る。入出力ポート（１０）はパラレルデータバスとシリ
アル入力バスとシリアル出力バスとに接続されたインタ
フェースレジスタ（１２）と、インタフェースレジスタ
（１２）にシリアルに接続されたテンポラリーレジスタ
（１４）と、テンポラリーレジスタにパラレルに接続さ
れかつシリアルバスにシリアルに接続された外向きレジ
スタ（１８）と、テンポラリーレジスタにパラレルに接
続されかつシリアルバスにシリアルに接続された内向き
レジスタ（１６）とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】本発明は、シリアルデジタルデータをパ
ラレルデータバスへ入力し、かつパラレルデータバスか
ら出力するための回路アーキテクチャに関する。より特
定的には、本発明は、パラレルデータバスをシリアルバ
スとインタフェースさせることが可能な回路アーキテク
チャに関し、このアーキテクチャでは外向きのデータを
送信し内向きのデータを受信するために同一のビットレ
ジスタが使用される。

【０００２】

【先行技術の説明】シリアルインタフェースおよびパラ
レルインタフェースはどちらも当業者には周知のもので
ある。シリアルインタフェースは、連続した部分の処理
のために同じ回路機構を用いて、たとえばキャラクタの
ビットやワードのキャラクタなどのように個々の部分を
全体として時間シーケンス的に処理する。一方、パラレ
ルインタフェースは、各部分ごとに別個の機構を用いて
全体の中の個々の部分を同時に処理する。

【０００３】２つの装置が互いにデジタル的に通信でき
るように、シリアルデータをパラレルデータに、かつパ
ラレルデータをシリアルデータに変換することがしばし
ば必要となる。たとえばデジタル信号処理（ＤＳＰ）集
積回路（ＩＣ）は内部パラレルバスを持ち得るが、シリ
アルデータ態様で他の装置または回路と通信し得る。こ
のように、シリアルからパラレルへの変換およびパラレ
ルからシリアルへの変換は、他の装置へのシリアルデー
タおよび他の装置からのシリアルデータがＤＳＰの内部
パラレルバス上に置かれ、かつそこから取出すことがで
きるように行なわれなければならない。このような変換
を行なうためには、通常シフトレジスタが使用される。

【０００４】一例として、１つの１６ビットシリアル−
パラレルポートと１つの１６ビットパラレル−シリアル
ポートとは２つの１６ビットレジスタからなる。その一
方はシリアル−パラレル経路用の１６ビットレジスタで
あり、他方はパラレル−シリアル経路用の１６ビットレ
ジスタである。２つの別個の回路のために２つの１６ビ
ットレジスタを用いると回路空間および電力の両方が費
されてしまう。この結果、シリアル−パラレルデータポ
ートおよびパラレル−シリアルデータポートの各々がデ
ータバスをロックアップせずに動作するように他の制御
回路によってこれらのデータポートを制御しなければな
らない。

【０００５】さらに、通常の８ビットシリアル−パラレ
ルポートおよび８ビットパラレル−シリアルポートはバ
ッファされた８ビットレジスタを有する（パラレル−シ
リアルポートおよびシリアル−パラレルポートの各々に
ついて２つの８ビットレジスタ）。１つのレジスタは内
向きのシリアルデータをラッチするために使用される。
内向きのシリアルデータが受信された後、データは、た
とえばＤＳＰ ＩＣのマイクロコードがパラレル態様で
レジスタからデータを抽出できるようにバッファレジス
タに転送される。ダブルバッファモードによってマイク
ロコードが以後のクロックサイクルの間にデータにアク
セスすることが可能となる。同様に、別個の送信または
外向きレジスタは８ビットパラレルデータをパラレルバ
スからシフトするために使用される。このレジスタは、
バッファされたレジスタが外向きのデータを保持し、か
つ外向きのデータを外向きのレジスタに転送することが
できるようにたとえば、マイクロコードから外向きのデ
ータをバッファすることができる。これにより次のタイ
ミングフレームにおいて外向きのデータを送信シリアル
バス上にシリアルにシフトすることが可能となる。

【０００６】一般的な８ビットのバッファされたシリア
ル−パラレル回路およびパラレル−シリアル回路では、
各回路ごとに１つずつ２つの別個の、パラレルバスに接
続された８ビットレジスタが必要である。たとえば、も
しパラレルバスがＤＳＰ ＩＣの内部にあり、シリアル
バスがＤＳＰ ＩＣの外部にあるとすれば、外向きのデ
ータはパラレルインタフェースバスから外部シリアルバ
スへ転送されており、内向きのデータは外部シリアルバ
スから内部パラレルバスへ転送されている。２つの別個
のデータポート回路が必要であり、第１の回路は外向き
データ用、第２の回路は内向きデータ用である。各回路
自身の別個のレジスタは内部パラレルバスに接続され
る。したがって、内向きデータポート回路および外向き
データポート回路の各々について回路空間および電力が
必要である。

【０００７】さらに、上記の議論に従って、もし内部パ
ラレルバスがリニアデータとパルスコード変調された
（ＰＣＭ）データとの両方を送信かつ受信し、リニアデ
ータは１６ビットデータでありＰＣＭデータは８ビット
であるとすれば、４つの別個の回路が必要となる。第１
の回路は内向きのシリアル−パラレル１６ビットリニア
データ用であり、第２の回路は外向きのパラレル−シリ
アル１６ビットリニアデータ用であり、第３の回路は内
向きのシリアル−パラレルＰＣＭ８ビットデータ用であ
り、かつ第４の回路は外向きのパラレル−シリアルＰＣ
Ｍ８ビットデータ用である。４つの別個の回路はそれぞ
れ、もし４つとも電子装置、特にＤＳＰＩＣ内部に配置
されると、それぞれ回路空間および電力が必要となる。

【０００８】このように、上記の内向きデータおよび外
向きデータ用の通常のアーキテクチャは不利である。な
ぜなら、このようなアーキテクチャはどれもそれぞれ回
路および電力を必要とし、内向きおよび外向きのｍビッ
トＰＣＭデータと内向きおよび外向きのｎビットリニア
データとの両方を取扱う能力のある１つの回路に組合せ
ることができない（ｍ≦ｎ）からである。

【０００９】

【発明の概要】本発明の目的は、双方向であることがで
き、パラレルデータをシリアルデータに、かつシリアル
データをパラレルデータに変換することが可能なデータ
Ｉ／Ｏポートを提供することである。

【００１０】本発明の他の目的は、同じレジスタを介し
てデータの送受信を行なうデータＩ／Ｏポートを提供す
ることである。

【００１１】本発明のさらに他の目的は、リニアモード
またはバッファされたモードで選択的に動作可能なデー
タＩ／Ｏポートを提供することである。

【００１２】本発明のさらに他の目的は、パラレルバス
を使用する回路が様々な周辺装置とシリアルに通信する
ことを可能にするデータＩ／Ｏポートを提供することで
ある。

【００１３】本発明のさらに他の目的は、ＩＣまたは他
の回路において必要な回路空間が最小であり、さらに、
必要な動作電力が最小であるデータＩ／Ｏポート回路を
提供することである。

【００１４】したがって、当業者によって理解され得る
これらの目的および他の目的は、パラレルデータバスを
送受信シリアルデータバスとインタフェースさせるイン
タフェースレジスタを有するパラレルデータバスにシリ
アルデータバスを接続させるためのデータＩ／Ｏポート
を提供することによって完遂される。このインタフェー
スレジスタは、シリアル受信データをインタフェースレ
ジスタ中にシフトさせ、そのデータをパラレルバス上に
ラッチすることによってデータポートを介してデータを
受信するように動作する。同時に、このインタフェース
レジスタはまた、送信データをパラレルバスからラッチ
し、この送信データを送信シリアルデータバス上にシフ
トさせる。

【００１５】上記と同じ回路はバッファされたモードの
動作を与える内向き、外向き、かつテンポラリーレジス
タと組合せることができる。バッファされたモードは予
め定められた時間フレーム内で受信データを受信シリア
ルデータバスから内向きレジスタ中へシフトさせる。同
じ時間フレームの間に、パラレルバスからの送信データ
は外向きレジスタによってシリアル出力バス上にシリア
ルにシフトされる。受信データおよび送信データはバッ
ファされ、インタフェースレジスタおよびテンポラリー
レジスタからなる循環シフタでシリアルにシフトされ
る。テンポラリーレジスタは送受信データを内向きおよ
び外向きレジスタ間でパラレルに伝える。インタフェー
スレジスタは送受信データをパラレルデータバスとの間
でパラレルに伝える。一方、送信データはインタフェー
スレジスタからテンポラリーレジスタへ循環的に伝えら
れ、一方、受信データはテンポラリーレジスタからイン
タフェースレジスタへ循環的に伝えられる。この結果、
バッファされたデータＩ／Ｏポートは、必要なレジスタ
の数、全体的な回路および電力が最小となるように送受
信データを同じレジスタを介して同時に伝搬することが
できる。

【００１６】本発明のこれらのおよび他の目的ならびに
利点は添付の図面とともに以下の詳細な説明から明らか
となり、かつより容易に理解される。

【００１７】

【実施例】以下の詳細な説明は本発明の好ましい実施例
に対処するものである。当業者には容易に理解できるこ
とであるが、本発明には数多くの可能な実施例があり、
そのような実施例を広範な事例および多様な条件下で用
いることができる。以下の詳細な説明は主として、ＣＴ
２基準に従う時分割多重された（ＴＤＭ）通信システム
への応用の好ましい実施例に対処するものである。しか
し、当業者であれば本発明には他の応用、局面および実
施例が可能であることを理解するであろう。他の応用、
局面および実施例はすべて本発明中に明らかに含まれて
おり、かつ本発明の一部をなすものである。

【００１８】一実施例において本発明は一般に、Ｘビッ
トパラレルバスへバッファされた態様でＹビットシリア
ルデータを送り、かつＸビットパラレルバスからバッフ
ァされた態様でＹビットシリアルデータを受信するとと
もに、ＸビットパラレルバスへＸビットシリアルデータ
を送り、かつＸビットパラレルバスからＸビットシリア
ルデータを受信するための装置および方法を含み、ここ
でＹはＸ以下である。ＸビットデータおよびＹビットデ
ータの転送はどちらも１つのデータ入出力ポート回路の
同じレジスタ中で行なわれる。

【００１９】本発明の好ましい実施例である入出力デー
タポートは、デジタル信号処理（ＤＳＰ）集積回路（Ｉ
Ｃ）に組入れられる。本発明の入出力ポートは、多様な
データフォーマットに対処するのに別の回路を必要とせ
ずに同一の入出力データポートを介してＤＳＰ−ＩＣの
内部パラレルバスが次のようなデータ、つまり、たとえ
ば８ビットＡ法則ＰＣＭおよび／または８ビットμ法則
ＰＣＭデータである８ビットデータ、たとえば４ビット
ＡＤＰＣＭデータである４ビットデータ、かつたとえば
１６ビットリニアデータである１６ビットデータを処理
することを可能にする。このように柔軟性があるため、
ＤＳＰ ＩＣは多数の他の異なるＤＳＰプロセッサおよ
びＩＣとインタフェースすることができる。この入出力
ポートはＤＳＰ ＩＣ内での使用に限定されるものでは
なく、マイクロプロセッサ、汎用Ｉ／Ｏ回路、および多
様な周辺ＩＣおよび回路に使用することもできるという
点に留意されたい。さらに、発明者らの理解では、本発
明はＸビットのパラレルバスが様々なタイプのシリアル
データバスとインタフェースすることを可能にし、ここ
でＸは０ではない任意の正の整数である。

【００２０】本発明の好ましい例示的実施例は、集積回
路（ＩＣ）として実現されるマルチコード化されたＤＳ
Ｐの一部である。マルチコード化されたＤＳＰはＡ法
則、μ法則、ＰＣＭ、およびリニアエンコードされたデ
ータを含むことができ、これらのデータは本発明の入出
力データポートを表わすデータポートを介してＤＳＰに
よって送受信される。

【００２１】図１ないし図３を参照して、好ましい実施
例の入出力データポート（Ｉ／Ｏデータポート）１０
は、１６ビットインタフェースレジスタ１２と３つの８
ビットレジスタとを含み、３つの８ビットレジスタはテ
ンポラリーレジスタ１４と内向きレジスタ１６と外向き
レジスタ１８とを含む。

【００２２】好ましい動作モードには１６ビットリニア
モードと８ビットバッファモードとの２つがある。

【００２３】まず図１に示される１６ビットリニアモー
ドを参照すると、シリアルデータはシリアル入力バス２
２を介して１６ビットインタフェースレジスタ中へシリ
アルにシフトされる。シリアルデータは内向きにＩ／Ｏ
データポート１０へ向かっており、パラレルバス２０に
対して「受信データ」であるとみなされる。また、パラ
レルデータはパラレルデータバス２０からインタフェー
スレジスタ１２へパラレルにシフトされ、その後、シリ
アルにシフトされてシリアル出力バス２４へ送られる。
ここで、パラレルデータは外向きにシリアル出力バス２
４へ向かっていると考えられ、パラレルデータバス２０
への「送信データ」であるとみなされる。送信データお
よび受信データはどちらもインタフェースレジスタ１２
を介して伝搬する。

【００２４】次に図２に示される８ビットバッファモー
ドを参照すると、１６ビットインタフェースレジスタ１
２は以下により詳細に説明するプログラム、ソフトウェ
ア、ファームウェア、ハードウェア、フリップフロップ
トランスファーゲート、ｍｕｘ制御などを介して８ビッ
トインタフェースレジスタ１３中へ変換され、８ビット
インタフェースレジスタ１３はパラレル−シリアル転送
およびシリアル−パラレル転送を実行する。インタフェ
ースレジスタはインタフェースレジスタ１２中のフリッ
プフロップの数以下のインタフェースレジスタに変換さ
れるということを理解されたい。好ましい実施例ではイ
ンタフェースレジスタ１２のために１６のフリップフロ
ップが用いられている。

【００２５】この実施例では、テンポラリーレジスタ１
４、内向きレジスタ１６、および外向きレジスタ１８は
すべて８ビットレジスタであり、８ビットバッファモー
ドでのみ使用される。内向きレジスタ１６はシリアル入
力バス２３から内向きの受信データをシリアルからパラ
レルに変換する。受信されたデータはテンポラリーレジ
スタ１４へパラレルにシフトされる。その後、受信され
たデータは８ビットインタフェースレジスタ１３へシリ
アルにシフトされ、その後、パラレルデータバス２０へ
パラレルにシフトされる。

【００２６】内向きの受信データがシリアル入力バス２
３からパラレルデータバス２０へシフトされるのと同時
に、外向きの送信データはパラレルデータバス２０から
８ビットインタフェースレジスタ１３へシフトされ、そ
の後、テンポラリーレジスタ１４へシリアルにシフトさ
れる。テンポラリーレジスタ１４からは、送信データが
外向きのレジスタ１８へパラレルに送られ、そこで送信
データはシリアル出力バス２５上にシリアルにシフトさ
れる。

【００２７】図３にはＩ／Ｏデータポート１０のフリッ
プフロップ／レジスタ配列のブロック図が示される。リ
ニアモード動作およびバッファモード動作はどちらも以
下に図３に関してより詳細に説明される。

【００２８】リニアモードでは、パラレルデータバスか
ら外向きの送信データはパラレルデータバス２０からイ
ンタフェースレジスタ１２へシフトされ、ビット０ない
しビット１５についてレジスタのマスタ／スレーブフリ
ップフロップ２８の各々のマスタ部分に保持される。送
信データはタイムスロットストローブの間にシリアル出
力バス２４へシフトされる（図６および図７）。タイム
スロットの間、受信データは最上位ビットから始まって
シリアルにシリアルバス２２からマスタ／スレーブフリ
ップフロップ２８へシフトされる。データは最下位ビッ
トからシフトされ始めてもよいということを理解された
い。タイムスロットストローブの後、受信データはビッ
ト０ないしビット１５についてレジスタのマスタ／スレ
ーブフリップフロップ２８の各々のスレーブ部分に保持
される。

【００２９】この好ましい実施例では、インタフェース
レジスタ１２には１６のマスタ／スレーブフリップフロ
ップ２８が存在する。受信データはビット０レジスタか
らビット１５レジスタへシフトされ、その後、パラレル
バス２０へパラレルにシフトされる。図６Ａおよび図７
Ｂはリニアモードについてのタイミング図である。図６
および図７に示されるように、送信機能および受信機能
はどちらもストローブ信号ＴＳ０またはＴＳ２の立上が
り端縁によってトリガされる。ＴＳ０およびＴＳ２は本
発明をエコーポートＩ／Ｏとして使用するように同じフ
レーム中で発生し得る。さらに、図３にまた示されるよ
うに、送信データおよび受信データはどちらもインタフ
ェースレジスタ１２の同じフリップフロップ２８を介し
て伝搬する。

【００３０】好ましい実施例の入出力データポート１０
は、１６ビットデータをパラレルデータバス２０から送
信し、１６ビットデータをシリアル入力バス２２から受
信するためにたった１つの１６ビットレジスタしか必要
としない。さらに、この入出力データポートは同じフリ
ップフロップ２８を介して送受信データを同時に転送す
る。このように、本発明は以前の回路よりも使用する論
理回路および電力が少なく、ポートが入力ポートから出
力ポートへ切換わるまで待機することなくデータを継続
して移動させることができる。本発明のＩ／Ｏデータポ
ート１０は同時に入力ポートおよび出力ポートの両方と
して動作する。

【００３１】リニアモードは符号ビットを有する線形符
号拡張されたデータを収容可能であることに留意された
い。好ましい実施例のインタフェースデータレジスタは
符号ビットを二重にすることによって符号ビットを収容
するように構成されている（ビット１５で示される）。

【００３２】図３および図８はＩ／Ｏデータポート１０
のバッファモード動作を示す。１フレームは１つの８Ｋ
Ｈｚクロック期間である。フレーム内部では、データ受
信タイムスロット（ＲＥ）の間にシリアルデータの８ビ
ットが内向きレジスタ１６中へシフトされる。内向きの
受信データは様々な周波数で内向きレジスタ１６中へシ
フトすることができる。好ましい実施例では内向きの受
信データ周波数には６４、１２８、２５６、５１２、１
０２４および２０４８ＫＨｚがある。周波数は６４ＫＨ
ｚより上であってもよいということが理解される。フレ
ームの終りでは、受信データはテンポラリーレジスタフ
リップフロップ２９のマスタ部分（ビット７−１４）と
並列にラッチされる。循環シフトが発生して受信データ
をテンポラリーレジスタ１４からインタフェースレジス
タ１２へシフトさせる。内向きの受信データがインタフ
ェースレジスタ１２に入ると、パラレルデータバス２０
は受信データへのアクセスを得る。好ましい実施例で
は、ＤＳＰ ＩＣに関連付けられたマイクロコードはパ
ラレルデータバス２０上に置かれた受信されたデータを
用いる。

【００３３】送信データはフレームの終了近くでパラレ
ルデータバス２０上に置かれる。ＤＳＰマイクロコード
はインタフェースレジスタ１２が送信データをそのフリ
ップフロップ２８中へラッチするように命令する。循環
シフトが発生し、これにより送信データをテンポラリー
レジスタ１４のスレーブ部分にシリアルにシフトさせ
る。フレーム終端では、内向きの受信データがテンポラ
リーレジスタ１４中にラッチされると、送信データもテ
ンポラリーレジスタ１４から外向きレジスタ１８へパラ
レルにラッチされる。その後、送信データは送信タイム
スロット（ＴＥ）の間に外向きレジスタ１８によってシ
リアル出力バス２５からシリアルに送信される。ＲＥお
よびＴＥはそれぞれ１フレーム中に発生し、好ましくは
８クロック（ＣＬＫ）サイクルの間アクティブである
が、これらのＲＥおよびＴＥは独立したタイムスロット
である。好ましくはＴＥおよびＲＥは８ＫＨｚタイムフ
レームに同期し、８ＫＨｚ同期パルスの立上がり端縁に
はかからない。

【００３４】送信データおよび受信データはどちらもテ
ンポラリーレジスタ１４によってバッファされる。さら
に、送信データおよび受信データはどちらも循環シフタ
３０によって同時に処理され、循環シフタ３０はインタ
フェースレジスタ１３とテンポラリーレジスタ１４との
８ビット部分を含む。

【００３５】インタフェースレジスタ１２中のフリップ
フロップ２８とテンポラリーレジスタ１４との間には切
換機構つまりｍｕｘ３２があり、これはＩ／Ｏデータポ
ートがリニアモードまたはバッファモードのいずれかに
なるように制御論理４０によってセットされる。つま
り、ｍｕｘ３２はインタフェースレジスタ１２が単独で
動作するか、または循環シフタを形成するためにテンポ
ラリーレジスタ１４と協働するように切換わる。

【００３６】このように、内向きの受信データと外向き
の送信データとは１つのフレーム中で同一のレジスタに
よって同時に転送される。内向きデータおよび外向きデ
ータが遅延しないように１フレーム内に２つの循環シフ
トが存在することが好ましい。

【００３７】トランスファーゲート３４はインタフェー
スレジスタ１２の各フリップフロップとパラレルデータ
バス２０との間に配置される。トランスファーゲート３
４がターンオンされると、データは関連したインタフェ
ースレジスタフリップフロップ２８からパラレルデータ
バス２０へラッチされる。つまり、トランスファーゲー
ト３４はインタフェースレジスタ１２からラッチされた
データが上記のようにパラレルデータバス２０上に駆動
されることを可能にする。

【００３８】パラレルデータバスはＩ／Ｏデータポート
がバッファモードである場合に用いられるインタフェー
スレジスタフリップフロップの数よりも幅広い（つまり
より多くのパラレルビットを有する）かもしれない。好
ましい実施例では１６の利用可能なパラレルデータバス
ラインのうちの８つのみがラッチされる。また、８つ前
後のインタフェースレジスタフリップフロップを用いる
ことができるということが理解される。

【００３９】図３はまた、汎用シリアル出力バス２２へ
出力するためのリニアモードシリアル出力バス２４とバ
ッファモードシリアル出力バス２５とを構成するｍｕｘ
つまり切換装置３３（シリアルｍｕｘ）を示す。

【００４０】バッファモードではインタフェースレジス
タハードウェア（リニアモードの）が再使用され、これ
により余分なハードウェアが不必要となる。回路コスト
が下がり、必要なＩＣリアルエステートが減り、ＩＣま
たは回路全体の電力使用量が低減される。１６ビットイ
ンタフェースレジスタ１２を８ビットインタフェースレ
ジスタに変換するには、少なくとも１つのｍｕｘ３２
と、信号ライン（シリアルイン、シリアルアウト、およ
びｍｕｘを切換えるための２つの制御信号）を経路指定
するためのスペースとが必要である。

【００４１】図４は好ましい実施例で使用されるマスタ
／スレーブフリップフロップ回路を示す。フリップフロ
ップ２８のマスタラッチ３６部分とスレーブラッチ３８
部分とが示される。

【００４２】図５は好ましい例としてのＩ／Ｏデータポ
ート制御論理４０の概略図を示し、Ｉ／Ｏデータポート
制御論理４０は、インタフェースレジスタ１２と、テン
ポラリーレジスタ１４と、内向きレジスタ１６と、外向
きレジスタ１４と、すべてのｍｕｘ３２と、トランスフ
ァーゲート３４とを動作するためにマイクロコードと共
同して動作する。

【００４３】パラレルデータバス２０はトランスファー
ゲート３４およびｍｕｘ３２を介してインタフェースレ
ジスタフリップフロップ２８に接続される。インタフェ
ースレジスタフリップフロップ間にはｍｕｘスイッチ３
２がある。テンポラリーレジスタ１４、内向きレジスタ
１６、および外向きレジスタ１８中で用いられる構成要
素も同様である。

【００４４】本発明の可能な応用の１つとしては、コー
ドレス電話送受器および／またはベースユニットで使用
される集積回路があり、このような集積回路は同時係属
中の同一譲受人に譲渡された以下の特許出願、つまり、
特開平6-195475、特開平6-103146、特開平6-195476、特
開平6-169280、特開平6-197135、特開平6-75680 、特開
平6-187467、特開平6-105023、特開平6-195478、特開平
6-104815、および特開平6-177862に開示されている。こ
れらの開示はここに引用により援用される。もし本発明
がこれらの出願において開示された集積回路に適用され
れば、集積回路は外部５００Ｈｚ信号（スレーブ）また
は内部で発生した５００Ｈｚ信号（マスタ、デフォール
ト）に同期して、ＣＦＰ用のＣＴ２アネックスＮの要件
を満たすことができる。

【００４５】本発明は回路の縮小要求に従って、先行技
術のＩ／Ｏデータポートよりも電力要求が低く、必要な
ＩＣリアルエステートが少ない。さらに、本発明はたと
えばＤＳＰなどのパラレルデータバスとの間のデータの
送受信を同時に行なうことができる。本発明はリニアモ
ードの入出力とバッファモードの入出力との両方の機能
を実行することができ、これによりパラレルデータバス
が同一のデータ入出力ポートを介して多様な周辺装置に
接続されることができる。さらに、本発明は同じレジス
タを介してリニアモードまたはバッファモードのいずれ
かでデータを送受信し、こうして回路全体のサイズを低
減する。

【００４６】明確に理解されるように、本発明は当該技
術分野において重要な進歩である。本発明はここに説明
したように構成されかつ使用された場合に特に有効であ
ると考えられるが、実施例によって、特に本明細書中で
明確に説明した好ましい実施例によってもたらされるの
とほぼ同じ結果を得るために、本発明およびその使用法
ならびに構成において様々な変形および代替物が考えら
れ得るということを当業者であれば容易に理解するであ
ろう。かかる変形はどれも本明細書中の記載に含まれる
ものと意図され、かつ本発明の一部をなすものである。
したがって、上述の詳細な説明は例示目的のためだけに
行なわれたものであると明確に理解されるべきであり、
本発明の精神および範囲は前掲の特許請求の範囲によっ
てのみ限定される。

【図面の簡単な説明】

【図１】本発明のリニアモードの実施例のブロック図で
ある。

【図２】本発明のバッファモードの実施例のブロック図
である。

【図３】本発明のフリップフロップ／レジスタ配列の一
般的なブロック図である。

【図４】フリップフロップの好ましい実施例の概略図で
ある。

【図５】本発明の好ましい例示的実施例の概略図であ
る。

【図６】本発明のリニアモードのタイミング図である。

【図７】本発明のリニアモードのタイミング図である。

【図８】本発明のバッファモードのタイミング図であ
る。

【符号の説明】

１０ Ｉ／Ｏデータポート回路 １２ インタフェースレジスタ １４ テンポラリーレジスタ １６ 内向きレジスタ １８ 外向きレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャクリーン・マリンズ アメリカ合衆国、78744 テキサス州、オ ースティン、ブラッフ・スプリングス・ロ ード、6503、ナンバー・1608 (72)発明者 ジョセフ・ダブリュ・ピーターソン アメリカ合衆国、78737 テキサス州、オ ースティン、ブラッフ・トレイル、ルーラ ル・ルート・６、ボックス・51・ピィ（番 地なし) (72)発明者 ジョン・バートコウィアック アメリカ合衆国、78746 テキサス州、オ ースティン、ワイルダネス・コーブ、1203 (72)発明者 アラン・エフ・ヘンドリックソン アメリカ合衆国、78704 テキサス州、オ ースティン、ケンウッド、1801

Claims (12)

【特許請求の範囲】
1. 【請求項１】 パラレルデータバスを入力シリアルデー
   タバスおよび出力シリアルデータバスに電気的に接続
   し、かつ少なくともリニアモードおよびバッファモード
   で選択的に動作可能なＩ／Ｏデータポート回路であっ
   て、 前記パラレルデータバスにパラレルに接続され、少なく
   とも２つのフリップフロップを含むインタフェースレジ
   スタと、 少なくとも２つのフリップフロップを含み、前記インタ
   フェースレジスタの最上位フリップフロップおよび最下
   位フリップフロップの少なくとも１つにシリアルに接続
   されたテンポラリーレジスタと、 少なくとも２つのフリップフロップを含み、前記テンポ
   ラリーレジスタにパラレルに接続され、かつ最上位フリ
   ップフロップおよび最下位フリップフロップのうちの少
   なくとも１つが前記出力シリアルデータバスにシリアル
   に接続された外向きレジスタと、 少なくとも２つのフリップフロップを含み、前記テンポ
   ラリーレジスタにパラレルに接続され、かつ最上位フリ
   ップフロップおよび最下位フリップフロップのうちの少
   なくとも１つが前記入力シリアルデータバスにシリアル
   に接続された内向きレジスタとを含む、Ｉ／Ｏデータポ
   ート回路。
2. 【請求項２】 前記インタフェースレジスタは、 前記インタフェースレジスタフリップフロップのうちの
   少なくとも２つの間にｍｕｘをさらに含む、請求項１に
   記載のＩ／Ｏデータポート。
3. 【請求項３】 前記インタフェースレジスタは、 前記インタフェースレジスタフリップフロップのうちの
   少なくとも１つと前記パラレルデータバスとの間にトラ
   ンスファーゲートをさらに含む、請求項１に記載のＩ／
   Ｏデータポート。
4. 【請求項４】 前記テンポラリーレジスタは、 前記テンポラリーレジスタのフリップフロップのうちの
   少なくとも２つの間にｍｕｘをさらに含む、請求項１に
   記載のＩ／Ｏデータポート。
5. 【請求項５】 前記外向きレジスタは、 前記外向きレジスタフリップフロップのうちの少なくと
   も２つの間にｍｕｘをさらに含む、請求項１に記載のＩ
   ／Ｏデータポート。
6. 【請求項６】 制御論理をさらに含む、請求項１に記載
   のＩ／Ｏデータポート。
7. 【請求項７】 前記Ｉ／ＯデータポートはＤＳＰ ＩＣ
   の集積部分であり、前記パラレルデータバスは前記ＤＳ
   Ｐ ＩＣの内部データバスである、請求項１に記載のＩ
   ／Ｏデータポート。
8. 【請求項８】 前記インタフェースレジスタおよび前記
   テンポラリーレジスタは循環シフタとして選択的に動作
   可能である、請求項１に記載のＩ／Ｏデータポート。
9. 【請求項９】 前記Ｉ／Ｏデータポートを、送信データ
   の前記パラレルデータバスから前記出力シリアルデータ
   バスへの転送および受信データの前記入力シリアルデー
   タバスから前記パラレルデータバスへの転送を同時に行
   なうように構成することができる、請求項１に記載のＩ
   ／Ｏデータポート。
10. 【請求項１０】 前記送信データおよび前記受信データ
    はインタフェースレジスタを介して伝搬する、請求項９
    に記載のＩ／Ｏデータポート。
11. 【請求項１１】 送信データおよび受信データはテンポ
    ラリーレジスタを介して伝搬する、請求項１０に記載の
    Ｉ／Ｏデータポート。
12. 【請求項１２】 第１のデータをパラレルバスから第１
    のシリアルバスへ転送する一方で同時に第２のデータを
    第２のシリアルバスから前記パラレルバスへ転送して、
    前記第１のデータと前記第２のデータとが両方とも同一
    の回路を介して伝搬するための方法であって、 （ａ） 前記第１のデータを前記パラレルバスからイン
    タフェースレジスタへラッチするステップと、 （ｂ） 前記第２のデータを前記内向きレジスタからテ
    ンポラリーレジスタのマスタ部分へラッチするステップ
    と、 （ｃ） 前記第１のデータを前記インタフェースレジス
    タから前記テンポラリーレジスタのスレーブ部分へ循環
    的にシフトするステップと、 （ｄ） 前記第２のデータを前記第２のシリアルバスか
    ら内向きレジスタへシフトするステップと、 （ｅ） 前記第１のデータを前記テンポラリーレジスタ
    の前記スレーブ部分から外向きレジスタへラッチするス
    テップと、 （ｆ） 前記第２のデータを前記テンポラリーレジスタ
    の前記マスタ部分から前記インタフェースレジスタへ循
    環的にシフトするステップと、 （ｇ） 前記第２のデータを前記インタフェースレジス
    タから前記パラレルバスへラッチするステップと、 （ｈ） 前記第１のデータを前記外向きレジスタから前
    記第１のシリアルバスへシフトするステップとを含む、
    方法。