JPH0782423B2 - データ入出力回路 - Google Patents
データ入出力回路Info
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- JPH0782423B2 JPH0782423B2 JP62231576A JP23157687A JPH0782423B2 JP H0782423 B2 JPH0782423 B2 JP H0782423B2 JP 62231576 A JP62231576 A JP 62231576A JP 23157687 A JP23157687 A JP 23157687A JP H0782423 B2 JPH0782423 B2 JP H0782423B2
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- output
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、外部接続される装置あるいは回路間に於ける
データ転送に使用されるデータ入出力回路に関し、特
に、データフォーマットが異なる装置あるいは回路に対
応可能なデータ入出力回路に関する。
データ転送に使用されるデータ入出力回路に関し、特
に、データフォーマットが異なる装置あるいは回路に対
応可能なデータ入出力回路に関する。
（ロ）従来の技術 一般に、音声や画像等のように我々の周囲に存在する原
始情報源はアナログ信号であることが多い。このアナロ
グ信号をデジタル的な手法によって処理するデジタル信
号処理装置（デジタル・シグナル・プロセッシング・シ
ステム:DSPシステム）が開発されている。
始情報源はアナログ信号であることが多い。このアナロ
グ信号をデジタル的な手法によって処理するデジタル信
号処理装置（デジタル・シグナル・プロセッシング・シ
ステム:DSPシステム）が開発されている。
また、近年はデジタル回路のLSI化が急速に進み、ワン
チップ上にDSPシステムが容易に実現できるようにな
り、更に、アナログ信号処理に比べて高精度処理が可
能、パラメータの設定により任意の特性が安定して均一
に得られる、無調整化が可能となる等の特性を有するた
めにDSPシステムが急速に実用化されるようになった。
また、DSPシステムの応用範囲は、音声信号処理、通信
信号処理、計測信号処理、画像信号処理、地震波信号処
理、水中音響信号処理等に広がり利用されている。
チップ上にDSPシステムが容易に実現できるようにな
り、更に、アナログ信号処理に比べて高精度処理が可
能、パラメータの設定により任意の特性が安定して均一
に得られる、無調整化が可能となる等の特性を有するた
めにDSPシステムが急速に実用化されるようになった。
また、DSPシステムの応用範囲は、音声信号処理、通信
信号処理、計測信号処理、画像信号処理、地震波信号処
理、水中音響信号処理等に広がり利用されている。
また、オーディオ分野に於いてもCD（コンパクト・ディ
スク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号用のDSPシステムが実
用化されている。
スク）プレーヤやDAT（デジタル・オーディオ・テー
プ）プレーヤの如く、オーディオ信号のデジタル処理化
が進むに伴って、オーディオ信号用のDSPシステムが実
用化されている。
このようなDSPシステムでは、取り扱う信号がデジタル
データであるため、アナログ信号をデジタルデータに変
換するAD変換回路や記録媒体からデジタルデータを取り
出す回路、あるいは、処理されたデジタルデータをアナ
ログ信号に変換するDA変換回路との間でデジタルデータ
の転送を行うためのデータ入出力回路が設けられる。
データであるため、アナログ信号をデジタルデータに変
換するAD変換回路や記録媒体からデジタルデータを取り
出す回路、あるいは、処理されたデジタルデータをアナ
ログ信号に変換するDA変換回路との間でデジタルデータ
の転送を行うためのデータ入出力回路が設けられる。
通常、DSPシステムと他の回路とのデータ転送は、接続
線の数の制限からシリアルデータ転送が用いられる。即
ち、従来のデータ入出力回路は、取り扱うデータのビッ
ト数と等しいビット数のシフトレジスタを用いて、送ら
れて来るデータを同期クロックによって順次シフトレジ
スタ内に取り込み、その取り込まれたデータをパラレル
にデータバスへ出力し、一方、データバスに送出された
データをパラレルに入力して同期クロックによってシリ
アルに外部へ出力している。
線の数の制限からシリアルデータ転送が用いられる。即
ち、従来のデータ入出力回路は、取り扱うデータのビッ
ト数と等しいビット数のシフトレジスタを用いて、送ら
れて来るデータを同期クロックによって順次シフトレジ
スタ内に取り込み、その取り込まれたデータをパラレル
にデータバスへ出力し、一方、データバスに送出された
データをパラレルに入力して同期クロックによってシリ
アルに外部へ出力している。
（ハ）発明が解決しようとする問題点 しかしながら従来のデータ入出力回路は、取り扱うデー
タのフォーマットに合わせて、シフトレジスタが設計さ
れているために、データフォーマットの異なる装置ある
いは回路にDSPシステムを使用することができず、デー
タ入出力回路をフォーマットに合わせて設計し直さなけ
ればならない。
タのフォーマットに合わせて、シフトレジスタが設計さ
れているために、データフォーマットの異なる装置ある
いは回路にDSPシステムを使用することができず、デー
タ入出力回路をフォーマットに合わせて設計し直さなけ
ればならない。
例えば、CDシステムやDATシステムあるいはその他のPCM
プロセッサシステム等のオーディオシステムに於いて
は、第２図に示すようなデータフォーマットが使用され
ている。第２図に於いて、（ａ）（ｂ）は、全データ長
が16ビットでオーディオ信号データが16ビットの場合で
あり、（ａ）はMSBファースト、（ｂ）はLSBファースト
の転送順序である。（ｃ）（ｄ）は、全データ長が24ビ
ット、オーディオ信号データが16ビットでコントロール
データやその他の情報ビットを含む場合であり、（ｃ）
はMSBファースト、（ｄ）はLSBファーストである。
（ｅ）（ｆ）は、全データ長とオーディオ信号データが
24ビットの場合で、（ｅ）はMSBファースト、（ｆ）はL
SBファーストである。（ｇ）（ｈ）は、全データ長が32
ビット、オーディオ信号データが24ビットの場合であ
り、（ｇ）はMSBファースト、（ｈ）はLSBファーストで
ある。
プロセッサシステム等のオーディオシステムに於いて
は、第２図に示すようなデータフォーマットが使用され
ている。第２図に於いて、（ａ）（ｂ）は、全データ長
が16ビットでオーディオ信号データが16ビットの場合で
あり、（ａ）はMSBファースト、（ｂ）はLSBファースト
の転送順序である。（ｃ）（ｄ）は、全データ長が24ビ
ット、オーディオ信号データが16ビットでコントロール
データやその他の情報ビットを含む場合であり、（ｃ）
はMSBファースト、（ｄ）はLSBファーストである。
（ｅ）（ｆ）は、全データ長とオーディオ信号データが
24ビットの場合で、（ｅ）はMSBファースト、（ｆ）はL
SBファーストである。（ｇ）（ｈ）は、全データ長が32
ビット、オーディオ信号データが24ビットの場合であ
り、（ｇ）はMSBファースト、（ｈ）はLSBファーストで
ある。
このように、データフォーマットが異なるシステムに、
ワンチップで構成されたDSPシステムを対応させること
はできなかった。
ワンチップで構成されたDSPシステムを対応させること
はできなかった。
（ニ）問題点を解決するための手段 本発明は上述した点に鑑みて為されたものであり、プロ
セット可能なＮビットの可逆シフトレジスタと、外部か
らシリアルに入力されるデータを可逆シフトレジスタの
任意の段の入力に選択的に印加する入力ゲート回路と、
可逆シフトレジスタの任意の段の出力を選択してシリア
ルに出力する出力ゲート回路と、可逆シフトレジスタの
任意のＭビット出力に接続され、可逆シフトレジスタに
取り込まれたデータを保持しデータバスに送出する入力
ラッチ回路と、可逆シフトレジスタの任意のＭビットの
プリセット端子に接続されデータバスから受け取ったデ
ータを可逆シフトレジスタにプリセットする出力ラッチ
回路とを備えることにより、フォーマットの異なるデー
タの送信及び受信を可能とするものである。
セット可能なＮビットの可逆シフトレジスタと、外部か
らシリアルに入力されるデータを可逆シフトレジスタの
任意の段の入力に選択的に印加する入力ゲート回路と、
可逆シフトレジスタの任意の段の出力を選択してシリア
ルに出力する出力ゲート回路と、可逆シフトレジスタの
任意のＭビット出力に接続され、可逆シフトレジスタに
取り込まれたデータを保持しデータバスに送出する入力
ラッチ回路と、可逆シフトレジスタの任意のＭビットの
プリセット端子に接続されデータバスから受け取ったデ
ータを可逆シフトレジスタにプリセットする出力ラッチ
回路とを備えることにより、フォーマットの異なるデー
タの送信及び受信を可能とするものである。
（ホ）作用 上述の手段によれば、取り扱うデーダのシリアル転送方
向、即ち、MSBファーストかLSBファーストかによってＮ
ビットシフトレジスタのシフト方向を切り換え、また、
全データ長とオーディオ信号データのような有効データ
長に応じて入力ゲート回路を切り換えてＮビットの可逆
シフトレジスタの入力位置を選択することにより、入力
ラッチ回路と出力ラッチ回路が接続された所定のＭビッ
トに有効データが取り込まれる。また、所定のＭビット
にプリセットされた有効データをシリアル出力する際に
は、転送方向を切り換えると共に出力ゲート回路を切り
換えて、Ｎビットの可逆シフトレジスタの出力位置を選
択することにより、取り扱うデータのフォーマットに応
じたデータ転送が行える。
向、即ち、MSBファーストかLSBファーストかによってＮ
ビットシフトレジスタのシフト方向を切り換え、また、
全データ長とオーディオ信号データのような有効データ
長に応じて入力ゲート回路を切り換えてＮビットの可逆
シフトレジスタの入力位置を選択することにより、入力
ラッチ回路と出力ラッチ回路が接続された所定のＭビッ
トに有効データが取り込まれる。また、所定のＭビット
にプリセットされた有効データをシリアル出力する際に
は、転送方向を切り換えると共に出力ゲート回路を切り
換えて、Ｎビットの可逆シフトレジスタの出力位置を選
択することにより、取り扱うデータのフォーマットに応
じたデータ転送が行える。
（ヘ）実施例 第１図は本発明の実施例を示すブロック図であり、第２
図に示された８種類のデータ転送フォーマットに対応可
能なデータ入出力回路の例である。
図に示された８種類のデータ転送フォーマットに対応可
能なデータ入出力回路の例である。
第１図において、（１）は可逆シフトレジスタであり、
４個の８ビット可逆シフトレジスタ（２）（３）（４）
（５）から構成され、全体のビット数は32ビットであ
る。可逆シフトレジスタ（２）（３）（４）（５）は、
各々周知のパラレルプリセット可能なレジスタであり、
アップ方向にシフトする場合のデータ入力SUIとダウン
方向にシフトする場合のデータ入力SDIと、シフト方向
を切り換え制御する制御信号U/Dが印加される制御入力S
hと、データの同期信号Synclが印加されるクロック入力
CLと、各段のパラレル出力及びプリセット入力を兼用す
る入出力D0〜D7を有している。
４個の８ビット可逆シフトレジスタ（２）（３）（４）
（５）から構成され、全体のビット数は32ビットであ
る。可逆シフトレジスタ（２）（３）（４）（５）は、
各々周知のパラレルプリセット可能なレジスタであり、
アップ方向にシフトする場合のデータ入力SUIとダウン
方向にシフトする場合のデータ入力SDIと、シフト方向
を切り換え制御する制御信号U/Dが印加される制御入力S
hと、データの同期信号Synclが印加されるクロック入力
CLと、各段のパラレル出力及びプリセット入力を兼用す
る入出力D0〜D7を有している。
外部から印加されるシリアルデータSINは、可逆シフト
レジスタ（２）の入力SUIに印加されると共に、入力ゲ
ート回路（６）（７）に印加される。入力ゲート回路
（６）（７）は、可逆シフトレジスタ（３）と（４）の
間及び可逆シフトレジスタ（４）と（５）の間に設けら
れる。可逆シフトレジスタ（４）の初段入出力D0は入力
ゲート（６）に印加され、入力ゲート（６）の出力が可
逆シフトレジスタ（３）の入力SDIに印加される。ま
た、可逆シフトレジスタ（５）の初段入出力D0は入力ゲ
ート（７）に印加され、入力ゲート（７）の出力は可逆
シフトレジスタ（４）の入力SDIに印加される。更に、
可逆シフトレジスタ（２）（３）（４）の各最終段出力
D7は各々次の可逆シフトレジスタ（３）（４）（５）の
入力SUIに印加され、可逆シフトレジスタ（２）の初段
入出力D0は可逆シフトレジスタ（５）の入力SDIに印加
され、可逆シフトレジスタ（３）の初段入出力D0は可逆
シフトレジスタ（２）の入力SUIに印加されている。即
ち、可逆シフトレジスタ（１）は循環型になっている。
レジスタ（２）の入力SUIに印加されると共に、入力ゲ
ート回路（６）（７）に印加される。入力ゲート回路
（６）（７）は、可逆シフトレジスタ（３）と（４）の
間及び可逆シフトレジスタ（４）と（５）の間に設けら
れる。可逆シフトレジスタ（４）の初段入出力D0は入力
ゲート（６）に印加され、入力ゲート（６）の出力が可
逆シフトレジスタ（３）の入力SDIに印加される。ま
た、可逆シフトレジスタ（５）の初段入出力D0は入力ゲ
ート（７）に印加され、入力ゲート（７）の出力は可逆
シフトレジスタ（４）の入力SDIに印加される。更に、
可逆シフトレジスタ（２）（３）（４）の各最終段出力
D7は各々次の可逆シフトレジスタ（３）（４）（５）の
入力SUIに印加され、可逆シフトレジスタ（２）の初段
入出力D0は可逆シフトレジスタ（５）の入力SDIに印加
され、可逆シフトレジスタ（３）の初段入出力D0は可逆
シフトレジスタ（２）の入力SUIに印加されている。即
ち、可逆シフトレジスタ（１）は循環型になっている。
また、可逆シフトレジスタ（３）の入出力D7、可逆シフ
トレジスタ（２）の入出力D0、可逆シフトレジスタ
（４）の入出力D7、可逆シフトレジスタ（５）の入出力
D0及びD7は、各々出力ゲート回路（８）（９）（10）
（11）（12）に接続され、出力ゲート回路（８）（９）
（10）（11）（12）によっていずれかが選択されてシリ
アルデータSOUTとして出力される。
トレジスタ（２）の入出力D0、可逆シフトレジスタ
（４）の入出力D7、可逆シフトレジスタ（５）の入出力
D0及びD7は、各々出力ゲート回路（８）（９）（10）
（11）（12）に接続され、出力ゲート回路（８）（９）
（10）（11）（12）によっていずれかが選択されてシリ
アルデータSOUTとして出力される。
更に、可逆シフトレジスタ（２）（３）（４）の入出力
D0〜D7には各々入力ラッチ（13）（14）（15）及び出力
ラッチ（16）（17）（18）がデータバス（19）との間に
設けられる。入力ラッチ（13）（14）（15）は、可逆シ
フトレジスタ（２）（３）（４）に取り込まれたデータ
を24ビット単位で保持し、24ビットのデータバス（19）
に転送するものであり、出力ラッチ（16）（17）（18）
は、データバス（19）に送出されたデータを保持し、可
逆シフトレジスタ（２）（３）（４）にプリセットする
ものである。
D0〜D7には各々入力ラッチ（13）（14）（15）及び出力
ラッチ（16）（17）（18）がデータバス（19）との間に
設けられる。入力ラッチ（13）（14）（15）は、可逆シ
フトレジスタ（２）（３）（４）に取り込まれたデータ
を24ビット単位で保持し、24ビットのデータバス（19）
に転送するものであり、出力ラッチ（16）（17）（18）
は、データバス（19）に送出されたデータを保持し、可
逆シフトレジスタ（２）（３）（４）にプリセットする
ものである。
一方、制御回路（20）は、第２図に示されたデータフォ
ーマットを指定する信号MODE0〜７に基いて、入力ゲー
ト（６）（７）、出力ゲート（８）（９）（10）（11）
（12）、可逆シフトレジスタ（１）のシフト方向、及
び、シフト動作、入力ラッチ（13）（14）（15）及び出
力ラッチ（16）（17）（18）のラッチ動作を制御するも
のである。
ーマットを指定する信号MODE0〜７に基いて、入力ゲー
ト（６）（７）、出力ゲート（８）（９）（10）（11）
（12）、可逆シフトレジスタ（１）のシフト方向、及
び、シフト動作、入力ラッチ（13）（14）（15）及び出
力ラッチ（16）（17）（18）のラッチ動作を制御するも
のである。
次に、第１図のデータ入力回路に於いて、第２図のデー
タフォーマットの各々にどのように対応するかを説明す
る。
タフォーマットの各々にどのように対応するかを説明す
る。
第２図の（ａ）のデータフォーマットの場合、制御回路
（20）は制御信号U/Dを“0"として可逆シフトレジスタ
（１）をアップシフト方向に制御し、また制御信号OG1
を“1"として出力ゲート（８）のみをオンとする。これ
により、MSBファーストで送られて来る16ビットのデー
タは、同期信号Synclにより可逆シフトレジスタ（２）
の入力SUIから順次可逆シフトレジスタ（２）及び
（３）にシフトされ、16個の同期信号Synclが終了した
時点で、16ビットのデータが可逆シフトレジスタ（２）
（３）に取り込まれる。この取り込まれたデータは、制
御回路（20）から出力されるラッチパルスLCK1によって
入力ラッチ（13）（14）に保持され、データバス（19）
に送出される。一方、データの出力は、データバス（1
9）に送出されたデータをラッチパルスLCK2によって出
力ラッチ（16）（117）に保持し、更に、保持されたデ
ータを可逆シフトレジスタ（２）（３）にプリセットす
る。そして、内部で作成された16個の同期信号Synclを
印加することにより、プリセットされたデータが順次出
力ゲート（８）を介してMSBファーストのシリアルデー
タSOUTとして出力される。
（20）は制御信号U/Dを“0"として可逆シフトレジスタ
（１）をアップシフト方向に制御し、また制御信号OG1
を“1"として出力ゲート（８）のみをオンとする。これ
により、MSBファーストで送られて来る16ビットのデー
タは、同期信号Synclにより可逆シフトレジスタ（２）
の入力SUIから順次可逆シフトレジスタ（２）及び
（３）にシフトされ、16個の同期信号Synclが終了した
時点で、16ビットのデータが可逆シフトレジスタ（２）
（３）に取り込まれる。この取り込まれたデータは、制
御回路（20）から出力されるラッチパルスLCK1によって
入力ラッチ（13）（14）に保持され、データバス（19）
に送出される。一方、データの出力は、データバス（1
9）に送出されたデータをラッチパルスLCK2によって出
力ラッチ（16）（117）に保持し、更に、保持されたデ
ータを可逆シフトレジスタ（２）（３）にプリセットす
る。そして、内部で作成された16個の同期信号Synclを
印加することにより、プリセットされたデータが順次出
力ゲート（８）を介してMSBファーストのシリアルデー
タSOUTとして出力される。
第２図の（ｂ）のデータフォーマットの場合、制御回路
（20）は、信号MODE1が“1"であることに基いて、制御
信号IG1を“1"として入力ゲート（６）がシリアルデー
タSINを出力するよう制御し、制御信号OG2を“1"として
出力ゲート（９）のみをオンとすると共に、制御信号U/
Dを“1"として可逆シフトレジスタ（１）をダウンシフ
ト方向に制御する。従って、LSBファーストで送られて
くるシリアルデータSINは、入力ゲート（６）を介して
可逆シフトレジスタ（３）の入力SDIに印加され、同期
信号Synclに従って順次可逆シフトレジスタ（３）及び
（２）にシフトされ、16ビットのデータが可逆シフトレ
ジスタ（２）及び（３）に取り込まれる。出力の場合
は、可逆シフトレジスタ（２）（３）にプリセットされ
たデータが出力ゲート（９）を介してLSBファーストの
シリアルデータSOUTとして出力される。
（20）は、信号MODE1が“1"であることに基いて、制御
信号IG1を“1"として入力ゲート（６）がシリアルデー
タSINを出力するよう制御し、制御信号OG2を“1"として
出力ゲート（９）のみをオンとすると共に、制御信号U/
Dを“1"として可逆シフトレジスタ（１）をダウンシフ
ト方向に制御する。従って、LSBファーストで送られて
くるシリアルデータSINは、入力ゲート（６）を介して
可逆シフトレジスタ（３）の入力SDIに印加され、同期
信号Synclに従って順次可逆シフトレジスタ（３）及び
（２）にシフトされ、16ビットのデータが可逆シフトレ
ジスタ（２）及び（３）に取り込まれる。出力の場合
は、可逆シフトレジスタ（２）（３）にプリセットされ
たデータが出力ゲート（９）を介してLSBファーストの
シリアルデータSOUTとして出力される。
第２図の（ｃ）のデータフォーマットの場合、制御回路
（20）は、信号MODE2が“1"であることに基いて、制御
信号OG3を“1"として出力ゲート（10）のみをオンし、
制御信号U/Dを“0"として可逆シフトレジスタ（１）を
アップシフト方向に制御する。これにより、シリアルに
送られてくる24ビットのデータは、可逆シフトレジスタ
（２）の入力SUIから順次可逆シフトレジスタ（２）
（３）（４）にシフトされる。従って、16ビットのオー
ディオ信号データは、可逆シフトレジスタ（２）（３）
に取り込まれる。一方、出力する場合には、可逆シフト
レジスタ（２）（３）にプリセットされたデータが、可
逆シフトレジスタ（４）の８ビットダミーデータが出力
ゲート（10）を介して送出された後に続いてMSBファー
ストで出力される。
（20）は、信号MODE2が“1"であることに基いて、制御
信号OG3を“1"として出力ゲート（10）のみをオンし、
制御信号U/Dを“0"として可逆シフトレジスタ（１）を
アップシフト方向に制御する。これにより、シリアルに
送られてくる24ビットのデータは、可逆シフトレジスタ
（２）の入力SUIから順次可逆シフトレジスタ（２）
（３）（４）にシフトされる。従って、16ビットのオー
ディオ信号データは、可逆シフトレジスタ（２）（３）
に取り込まれる。一方、出力する場合には、可逆シフト
レジスタ（２）（３）にプリセットされたデータが、可
逆シフトレジスタ（４）の８ビットダミーデータが出力
ゲート（10）を介して送出された後に続いてMSBファー
ストで出力される。
第２図の（ｄ）のデータフォーマットの場合、制御回路
（20）は、信号MODE3が“1"であることに基いて、制御
信号U/Dを“1"として可逆シフトレジスタ（１）をダウ
ンシフト方向に制御し、制御信号IG2を“1"として入力
ゲート（７）がシリアルデータSINを出力するよう制御
すると共に制御信号OG2を“1"として出力ゲート（９）
のみをオンする。これにより、シリアルに送られてくる
24ビットのデータSINは、入力ゲート（７）を介して可
逆シフトレジスタ（４）の入力SDIに印加され、更に、
可逆シフトレジスタ（４）から入力ゲート（６）を介し
て可逆シフトレジスタ（３）（２）に順次シフトされ
る。従って、可逆シフトレジスタ（２）（３）に16ビッ
トのオーディオ信号データが取り込まれる。一方、出力
の場合には、可逆シフトレジスタ（２）（３）にプリセ
ットされたオーディオ信号データが出力ゲート（９）を
介してLSBファーストでシリアルに出力され、オーディ
オ信号データに続いて、可逆シフトレジスタ（４）の８
ビットのダミーデータが出力される。
（20）は、信号MODE3が“1"であることに基いて、制御
信号U/Dを“1"として可逆シフトレジスタ（１）をダウ
ンシフト方向に制御し、制御信号IG2を“1"として入力
ゲート（７）がシリアルデータSINを出力するよう制御
すると共に制御信号OG2を“1"として出力ゲート（９）
のみをオンする。これにより、シリアルに送られてくる
24ビットのデータSINは、入力ゲート（７）を介して可
逆シフトレジスタ（４）の入力SDIに印加され、更に、
可逆シフトレジスタ（４）から入力ゲート（６）を介し
て可逆シフトレジスタ（３）（２）に順次シフトされ
る。従って、可逆シフトレジスタ（２）（３）に16ビッ
トのオーディオ信号データが取り込まれる。一方、出力
の場合には、可逆シフトレジスタ（２）（３）にプリセ
ットされたオーディオ信号データが出力ゲート（９）を
介してLSBファーストでシリアルに出力され、オーディ
オ信号データに続いて、可逆シフトレジスタ（４）の８
ビットのダミーデータが出力される。
第２図の（ｅ）のデータフォーマットの場合は、第２図
の（ｃ）の場合と同じであるが、可逆シフトレジスタ
（４）に取り込まれるデータ、及び、プリセットされる
データがオーディオ信号データの一部となり、また第２
図の（ｆ）のデータフォーマットの場合も第２図の
（ｄ）の場合と同じになる。
の（ｃ）の場合と同じであるが、可逆シフトレジスタ
（４）に取り込まれるデータ、及び、プリセットされる
データがオーディオ信号データの一部となり、また第２
図の（ｆ）のデータフォーマットの場合も第２図の
（ｄ）の場合と同じになる。
第２図の（ｇ）のデータフォーマットの場合、制御回路
（20）は制御信号U/Dを“0"として可逆シフトレジスタ
（１）をアップシフト方向に制御し、制御信号OG4を
“1"として出力ゲート（11）のみをオンする。これによ
り、シリアルに送られてくる32ビットのシリアルデータ
SINは、可逆シフトレジスタ（２）の入力SUIから可逆シ
フトレジスタ（２）（３）（４）（５）へとシフトされ
る。従って、24ビットのオーディオ信号データは可逆シ
フトレジスタ（２）（３）（４）に取り込まれる。一
方、出力の場合は、可逆シフトレジスタ（５）の８ビッ
トのダミーデータが出力ゲート（11）を介してシリアル
に出力された後、可逆シフトレジスタ（２）（３）
（４）にプリセットされたデータが可逆シフトレジスタ
（５）及び出力ゲート（11）を介してシリアルに出力さ
れる。
（20）は制御信号U/Dを“0"として可逆シフトレジスタ
（１）をアップシフト方向に制御し、制御信号OG4を
“1"として出力ゲート（11）のみをオンする。これによ
り、シリアルに送られてくる32ビットのシリアルデータ
SINは、可逆シフトレジスタ（２）の入力SUIから可逆シ
フトレジスタ（２）（３）（４）（５）へとシフトされ
る。従って、24ビットのオーディオ信号データは可逆シ
フトレジスタ（２）（３）（４）に取り込まれる。一
方、出力の場合は、可逆シフトレジスタ（５）の８ビッ
トのダミーデータが出力ゲート（11）を介してシリアル
に出力された後、可逆シフトレジスタ（２）（３）
（４）にプリセットされたデータが可逆シフトレジスタ
（５）及び出力ゲート（11）を介してシリアルに出力さ
れる。
第２図の（ｈ）のデータフォーマットの場合、制御回路
（20）は、信号MODE7が“1"であることに基いて、制御
信号U/Dを“1"として可逆シフトレジスタ（１）をダウ
ンシフト方向に制御し、制御信号IG2を“1"として入力
ゲート（７）がシリアルデータSINを出力するよう制御
すると共に制御信号OG5を“1"として出力ゲート（12）
のみをオンする。これにより、シリアルに送られてくる
32ビットのシリアルデータSINは、入力ゲート（７）を
介して可逆シフトレジスタ（４）の入力SDIから可逆シ
フトレジスタ（４）（３）（２）（５）に順次シフトさ
れる。従って、可逆シフトレジスタ（２）（３）（４）
には24ビットのオーディオ信号データが取り込まれる。
一方、出力の場合には、可逆シフトレジスタ（５）の８
ビットのダミーデータが出力ゲート（12）からシリアル
に出力された後、可逆シフトレジスタ（２）（３）
（４）にプリセットされた24ビットのオーディオ信号デ
ータが可逆シフトレジスタ（５）及び出力ゲート（12）
を介してシリアルに出力される。
（20）は、信号MODE7が“1"であることに基いて、制御
信号U/Dを“1"として可逆シフトレジスタ（１）をダウ
ンシフト方向に制御し、制御信号IG2を“1"として入力
ゲート（７）がシリアルデータSINを出力するよう制御
すると共に制御信号OG5を“1"として出力ゲート（12）
のみをオンする。これにより、シリアルに送られてくる
32ビットのシリアルデータSINは、入力ゲート（７）を
介して可逆シフトレジスタ（４）の入力SDIから可逆シ
フトレジスタ（４）（３）（２）（５）に順次シフトさ
れる。従って、可逆シフトレジスタ（２）（３）（４）
には24ビットのオーディオ信号データが取り込まれる。
一方、出力の場合には、可逆シフトレジスタ（５）の８
ビットのダミーデータが出力ゲート（12）からシリアル
に出力された後、可逆シフトレジスタ（２）（３）
（４）にプリセットされた24ビットのオーディオ信号デ
ータが可逆シフトレジスタ（５）及び出力ゲート（12）
を介してシリアルに出力される。
このように、データフォーマットに応じて32ビットの可
逆シフトレジスタ（１）のデータ入力位置と出力取り出
し位置、及び、シフト方向を選択することにより、入力
ラッチ（13）（14）（15）及び出力ラッチ（16）（17）
（18）の接続された可逆シフトレジスタ（１）の24ビッ
ト部分にオーディオ信号データを取り込むことができる
のである。
逆シフトレジスタ（１）のデータ入力位置と出力取り出
し位置、及び、シフト方向を選択することにより、入力
ラッチ（13）（14）（15）及び出力ラッチ（16）（17）
（18）の接続された可逆シフトレジスタ（１）の24ビッ
ト部分にオーディオ信号データを取り込むことができる
のである。
（ト）発明の効果 上述の如く本発明によれば、データフォーマットが異な
るシステムに容易に対応することができるため、オーデ
ィオ信号処理用のDSPシステムの入出力回路に利用した
場合、設計変更等が不要となりDSPシステムの利用範囲
が拡大する利点を奏するものである。
るシステムに容易に対応することができるため、オーデ
ィオ信号処理用のDSPシステムの入出力回路に利用した
場合、設計変更等が不要となりDSPシステムの利用範囲
が拡大する利点を奏するものである。
第１図は本発明の実施例を示すブロック図、第２図はシ
リアルデータ転送のフォーマットを示す図である。 （１）……可逆シフトレジスタ、（６）（７）……入力
ゲート、（８）（９）（10）（11）（12）……出力ゲー
ト、（13）（14）（15）……入力ラッチ、（16）（17）
（18）……出力ラッチ。
リアルデータ転送のフォーマットを示す図である。 （１）……可逆シフトレジスタ、（６）（７）……入力
ゲート、（８）（９）（10）（11）（12）……出力ゲー
ト、（13）（14）（15）……入力ラッチ、（16）（17）
（18）……出力ラッチ。
フロントページの続き (72)発明者 川口 正樹 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (56)参考文献 特開 昭59−191647（ＪＰ，Ａ) 特開 昭61−166664（ＪＰ，Ａ)
Claims (1)
- 【請求項１】デーダのプリセット可能なＮビットの可逆
シフトレジスタと、外部からシリアルに入力されるデー
タを前記可逆シフトレジスタの任意の段の入力に選択的
に印加する入力ゲート回路と、前記可逆シフトレジスタ
の任意の段の出力を選択してシリアルに出力する出力ゲ
ート回路と、前記可逆シフトレジスタの任意のＭビット
出力に接続され、前記可逆シフトレジスタに取り込まれ
たデータを保持しデータバスに送出する入力ラッチ回路
と、前記可逆シフトレジスタの任意のＭビットのプリセ
ット端子に接続され、前記データバスから受け取ったデ
ータを前記可逆シフトレジスタにプリセットする出力ラ
ッチ回路とを備え、異なる形式のシリアルデータ送受信
に対応可能としたことを特徴とするデータ入出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231576A JPH0782423B2 (ja) | 1987-09-16 | 1987-09-16 | データ入出力回路 |
| DE3889612T DE3889612T2 (de) | 1987-09-16 | 1988-09-14 | Dateneingangs-/-ausgangsschaltung. |
| EP88114966A EP0311798B1 (en) | 1987-09-16 | 1988-09-14 | Data input/output circuit |
| KR1019880011904A KR960005751B1 (ko) | 1987-09-16 | 1988-09-15 | 데이타 입출력 회로 |
| US08/021,832 US5489901A (en) | 1987-09-16 | 1993-02-24 | Data input/output circuit for a digital signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62231576A JPH0782423B2 (ja) | 1987-09-16 | 1987-09-16 | データ入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474615A JPS6474615A (en) | 1989-03-20 |
| JPH0782423B2 true JPH0782423B2 (ja) | 1995-09-06 |
Family
ID=16925683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62231576A Expired - Lifetime JPH0782423B2 (ja) | 1987-09-16 | 1987-09-16 | データ入出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5489901A (ja) |
| EP (1) | EP0311798B1 (ja) |
| JP (1) | JPH0782423B2 (ja) |
| KR (1) | KR960005751B1 (ja) |
| DE (1) | DE3889612T2 (ja) |
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| US5799211A (en) * | 1996-03-22 | 1998-08-25 | General Electric Company | Shift register having latch cell operable in serial-in/parallel-out and parallel-in/serial-out modes in response to a sequence of commands for controlling appropriate switches |
| EP0858178B1 (de) * | 1997-02-06 | 2006-06-21 | Studer Professional Audio GmbH | Verfahren und Vorrichtung zum Mischen von digitalen Audio-Signalen |
| US6405092B1 (en) * | 1997-09-29 | 2002-06-11 | William Vincent Oxford | Method and apparatus for amplifying and attenuating digital audio |
| WO1999064990A2 (en) | 1998-06-12 | 1999-12-16 | Intergraph Corporation | System for reducing aliasing on a display device |
| WO2000004482A2 (en) | 1998-07-17 | 2000-01-27 | Intergraph Corporation | Multi-processor graphics accelerator |
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| US7518616B1 (en) | 1998-07-17 | 2009-04-14 | 3Dlabs, Inc. Ltd. | Graphics processor with texture memory allocation system |
| WO2000004494A1 (en) | 1998-07-17 | 2000-01-27 | Intergraph Corporation | Graphics processing system with multiple strip breakers |
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| US6577316B2 (en) | 1998-07-17 | 2003-06-10 | 3Dlabs, Inc., Ltd | Wide instruction word graphics processor |
| US6181355B1 (en) | 1998-07-17 | 2001-01-30 | 3Dlabs Inc. Ltd. | Graphics processing with transcendental function generator |
| US6459453B1 (en) | 1998-07-17 | 2002-10-01 | 3Dlabs Inc. Ltd. | System for displaying a television signal on a computer monitor |
| US6674440B1 (en) | 1999-04-05 | 2004-01-06 | 3Dlabs, Inc., Inc. Ltd. | Graphics processor for stereoscopically displaying a graphical image |
| US6388589B1 (en) * | 2000-07-17 | 2002-05-14 | Trw Inc. | Programmable video interface |
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| JP5060803B2 (ja) * | 2007-03-08 | 2012-10-31 | ラピスセミコンダクタ株式会社 | 直列インタフェース回路 |
| US9881664B1 (en) * | 2017-01-12 | 2018-01-30 | Cadence Design Systems, Inc. | Per-group delay line architecture to de-skew input/output timing between a high bandwidth memory (HBM) physical (PHY) interface and the HBM device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3432243A (en) * | 1963-10-10 | 1969-03-11 | George K C Hardesty | Ratio spectroradiometer |
| DE1962362A1 (de) * | 1969-12-12 | 1971-06-16 | Olympia Werke Ag | Schaltungsanordnung fuer ein Rechenwerk |
| US3742466A (en) * | 1971-11-24 | 1973-06-26 | Honeywell Inf Systems | Memory system for receiving and transmitting information over a plurality of communication lines |
| US3967101A (en) * | 1975-03-17 | 1976-06-29 | Honeywell Information Systems, Inc. | Data alignment circuit |
| US3971920A (en) * | 1975-05-05 | 1976-07-27 | The Bendix Corporation | Digital time-off-event encoding system |
| US4079372A (en) * | 1976-05-03 | 1978-03-14 | The United States Of America As Represented By The Secretary Of The Navy | Serial to parallel converter |
| JPS55141823A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Data read-out circuit |
| US4504925A (en) * | 1982-01-18 | 1985-03-12 | M/A-Com Linkabit, Inc. | Self-shifting LIFO stack |
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| EP0151653B1 (fr) * | 1983-12-15 | 1987-09-16 | International Business Machines Corporation | Dispositif de sérialisation/désérialisation de configuration de bits de longueur variable |
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-
1987
- 1987-09-16 JP JP62231576A patent/JPH0782423B2/ja not_active Expired - Lifetime
-
1988
- 1988-09-14 DE DE3889612T patent/DE3889612T2/de not_active Expired - Fee Related
- 1988-09-14 EP EP88114966A patent/EP0311798B1/en not_active Expired - Lifetime
- 1988-09-15 KR KR1019880011904A patent/KR960005751B1/ko not_active IP Right Cessation
-
1993
- 1993-02-24 US US08/021,832 patent/US5489901A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR890006003A (ko) | 1989-05-18 |
| EP0311798B1 (en) | 1994-05-18 |
| DE3889612D1 (de) | 1994-06-23 |
| JPS6474615A (en) | 1989-03-20 |
| DE3889612T2 (de) | 1995-01-12 |
| EP0311798A2 (en) | 1989-04-19 |
| US5489901A (en) | 1996-02-06 |
| EP0311798A3 (en) | 1991-04-24 |
| KR960005751B1 (ko) | 1996-05-01 |
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