KR960005751B1 - 데이타 입출력 회로 - Google Patents

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Abstract

내용 없음.

Description

데이타 입출력 회로
제1도는 본 발명의 실시예를 도시한 블럭도.
제2도는 직렬 데이타 전송의 포맷을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 가역 시프트 레지스터 6,7 : 입력 게이트 회로
8,9,10,11,12 : 출력 게이트 회로 13,14,15 : 입력 래치회로
16,17,18 : 출력 래치 회로
본 발명은 외부 접속되는 장치 또는 회로간에 있어서의 데이타 전송에 사용되는 데이타 입출력 회로에 관한 것으로, 특히 데이타 포맷(format)이 다른 장치 또는 회로에 대응 가능한 데이타 입출력 회로에 관한 것이다.
일반적으로, 음성이나 화상 등과 같이 우리들 주위에 존재하는 원시 정보원은 아날로그 신호인 것이 많다. 이 아날로그 신호를 디지탈적인 수법에 의해서 처리하는 디지탈 신호 처리 장치(Digital signal Processing System : DSP 시스템)가 개발되어 있다.
또한, 근년에는 디지탈 회로의 LSI화가 급속하게 진척되어, 원칩상에 DSP 시스템이 용이하게 실현될 수 있게 되고, 또한 아날로그 신호 처리에 비해서 고정밀도 처리가 가능하며, 파라미터의 설정에 의하여 임의의 특정이 안정하고 균일하게 얻어진다. 무조정화가 가능하게 되는 등의 특성을 갖기 때문에 DSP 시스템이 급속하게 실용화되게 되었다. 또한, DSP 시스템의 응용 범위는, 음성 신호 처리, 통신 신호 처리, 계측 신호 처리, 화상 신호 처리, 지진파 신호 처리, 수중 음향 신호 처리등에 폭넓게 이용되고 있다.
또한, 오디오 분야에 있어서도 CD(Compact Disc) 플레이어나 DAT(Digital Audio Tape) 플레이어와 같이, 오디오 신호의 디지탈 처리화가 진척됨에 따라 오디오 신호용의 DSP 시스템이 실용화되어 있다.
이와 같은 DSP 시스템에서는, 취급하는 신호가 디지탈 데이타이기 때문에, 아날로그 신호를 디지탈 데이타로 변환하는 AD 변환 회로나 기록 매체에서 디지탈 데이타를 취출하는 회로, 또는 처리된 디지탈 데이타를 아날로그 신호로 변환하는 DA 변환회로의 사이에 디지탈 데이타의 전송을 행하기 위한 데이타 입출력 회로가 설치한다.
통상, DSP 시스템과 다른 회로의 데이타 전송은 접속선 수의 제한으로 직렬 데이타 전송이 사용된다. 즉, 종래의 데이타 입출력 회로는, 취급하는 데이타의 비트수와 동등한 비트 수의 시프트 레지스터를 사용하여, 송출되어 오는 데이타를 동기 클럭에 의해서 차례로 시프트 레지스터 내에 입력하고, 그 입력된 데이타를 병렬로 데이타 버스로 출력하고, 한편, 데이타 버스로 송출된 데이타를 병렬로 입력하여 동기 클럭에 의해서 직렬로 외부로 출력하고 있다.
그러나, 종래의 데이타 입출력 회로는, 취급하는 데이타의 포맷에 맞춰서, 시프트 레지스터가 설계되어 있기 때문에, 데이타 포맷이 다른 장치 또는 회로에 DSP 시스템을 사용할 수 없으며, 데이타 입출력 회로를 포맷에 맞춰서 다시 설계해야 한다.
예를 들면, CD 시스템이나 DAT 시스템 또는 그 밖의 PCM 프로세서 시스템 등의 오디오 시스템에 있어서는, 제2도에 도시한 바와 같은 데이타 포맷이 사용되고 있다.
제2도에 있어서, 제2(a)도, 제2(b)도는 전체 데이타 길이가 16 비트이며 오디오 신호 데이타가 16비트인 경우이고, 제2(a)도는 MSB 퍼스트(first), 제2(b)도는 LSB 퍼스트의 전송 순서이다. 제2(c)도, 제2(d)도는 전체 데이타 길이가 24 비트 오디오 신호 데이타가 16비트이며 제어 데이타나 그 밖의 정보 비트를 포함하는 경우이고, 제2(c)도는 MSB 퍼스트, 제2(d)도는 LSB 퍼스트이다. 제2(e)도, 제2(f)도는 전체 데이타 길이와 오디오 신호 데이타가 24비트인 경우로, 제2(e)도는 MSB 퍼스트, 제2(f)도는 LSB 퍼스트이다. 제2(g)도, 제2(h)도는 전체 데이타가 길이가 32비트, 오디오류 정정 후에 신호 데이타가 24비트인 경우이고, 제2(g)도는 MSB 퍼스트, 제2(h)도는 LSB 퍼스트이다.
이와 같이, 데이타 포맷이 다른 시스템에 원칩으로 구성된 DSP 시스템을 대응시킬 수는 없었다.
본 발명은 상술한 점에 비추어 된 것으로, 프리셋트 가능한 N 비트의 가역 시프트 레지스터와, 외부에서 직렬로 입력되는 데이타를 가역 시프트 레지스터의 임의의 단의 입력에 선택적으로 인가하는 입력 게이트 회로와, 가역 시프트 레지스터의 임의의 단을 출력을 선택하여 직렬 출력하는 출력 게이트 회로와, 가역 시프트 레지스터의 임의의 M비트 출력에 접속되어 가역 시프트 레지스터에 입력된 데이타를 보존하고 데이타 버스에 송출하는 입력 래치 회로와, 가역 시프트 레지스터의 임의의 M비트의 프리셋트 단자에 접속되어 데이타 버스에서 수취한 데이타를 가역 시프트 레지스터에 프리셋트하는 출력 래치 회로를 구비함으로써, 포맷이 다른 데이타의 송신 및 수신을 가능하게 한 것이다.
상술한 수단에 의하면, 취급하는 데이타의 직렬 전송 방향, 즉 MSB 퍼스트 또는 LSB 퍼스트에 의해서 N 비트 시프트 레지스터의 시프트 방향을 절환하고, 또한 전체 데이타 길이와 오디오 신호 데이타와 같은 유효 데이타 길이에 따라서 입력 게이트 회로를 절환해서 N비트의 가역 시프트 레지스터의 입력 위치를 선택함으로써, 입력 래치 회로와 출력 래치 회로가 접속된 소정의 M 비트에 유효 데이타가 입력된다. 또한, 소정의 M비트에 프리셋트된 유효 데이타를 직렬 출력할 때에는, 전송 방향을 절환함과 동시에 출력 게이트 회로를 절환해서, N비트의 가역 시프트 레지스터의 출력 위치를 선택함으로써, 취급하는 데이타의 포맷에 따른 데이타 전송이 행해진다.
제1도는 본 발명의 실시예를 도시한 블럭도로서, 제2도에서 도시된 8종류의 데이타 전송 포맷에 대응 가능한 데이타 입출력 회로의 예이다.
제1도에 있어서, (1)는 가역 시프트 레지스터로서, 4개의 8 비트 가역 시프트 레지스터(2)(3)(4)(5)로 구성되며, 전체의 비트 수는 32 비트이다. 가역 시프트 레지스터(2)(3)(4)(5)는, 각각 주지의 병렬 프리셋트 가능한 레지스터로서, 업(up) 방향으로 시프트하는 경우의 데이타 입력 SUI와 다운(down) 방향으로 시프트하는 경우의 데이타 입력 SDI와, 시프트 방향을 절환하여 제어하는 제어 신호 U/D가 인가되는 제어 입력 Sh와, 데이타의 동기 신호Syncl이 인가되는 클럭 입력 CL과, 각 단의 병렬 출력 및 프리셋트 입력을 겸용하는 입출력 D0-D7을 갖고 있다.
외부에서 인가되는 직렬 데이타 SIN은, 가역 시프트 레지스터(2)의 입력 SUI에 인가됨과 동시에, 입력 게이트 회로(6)(7)에 인가된다. 입력 게이트 회로(6)(7)은 가역 시프트 레지스터(3)과 (4)의 사이 및 가역 시프트 레지스터(4)와 (5)의 사이에 설치된다. 가역 시프트 레지스터(4)의 초단 입출력 D0는 입력 게이트(6)에 인가되고, 입력 게이트(6)의 출력은 가역 시프트 레지스터(3)의 입력 SDI에 인가된다. 또한 가역 시프트 레지스터(5)의 초단 입출력 D0는 입력 게이트(7)에 인가하고, 입력 게이트(7)의 출력은 가역 시프트 레지스터(4)의 입력 SDI에 인가된다. 또한, 가역 시프트 레지스터(2)(3)(4)의 각 최종단 출력 D7은 각각 다음의 가역 시프트 레지스터(3)(4)(5)의 입력 SUI에 인가되고, 가역 시프트 레지스터(2)의 초단 입출력 D0는 가역 시프트 레지스터(5)의 입력 SDI에 인가되며, 가역 시프트 레지스터(3)의 초단 입출력 D0는 가역 시프트 레지스터(2)의 입력 SDI에 인가되어 있다. 즉, 가역 시프트 레지스터(1)는 순환형으로 되어 있다.
또한, 가역 시프트 레지스터(3)의 입출력 D7, 가역 시프트 레지스터(2)의 입출력 D0, 가역 시프트 레지스터(4)의 입출력 D7, 가역 시프트 레지스터(5)의 입출력 D0및 D7은, 각각 출력 게이트 회로(8)(9)(10)(11)(12)에 접속되고, 출력 게이트 회로(8)(9)(10)(11)(12)에 의해서 어느 것이 선택되어 직렬 데이타 Sout로서 출력된다.
또한, 가역 시프트 레지스터(2)(3)(4)의 입출력 D0-D7에는 각각 입력 래치(13)(14)(15) 및 출력 래치(16)(17)(18)이 데이타 버스(19)와의 사이에 설치된다. 입력 래치(13)(14)(15)는, 가역 시프트 레지스터(2)(3)(4)에 입력된 데이타를 24비트 단위로 보존하여, 24비트의 데이타 버스(19)에 전송하는 것이며, 출력 래치(16)(17)(18)은 데이타 버스(19)에 송출된 데이타를 보존하여, 가역 시프트 레지스터(2)(3)(4)에 프리셋트하는 것이다.
한편, 제어 회로(20)는, 제2도에 도시된 데이타 포맷을 지정하는 신호 MODE 0-7에 기초해서, 입력 게이트(6)(7), 출력 게이트(8)(9)(10)(11)(12), 가역 시프트 레지스터(1)의 시프트 방향 및 시프트 동작, 입력 래치(13)(14)(15) 및 출력 래치(16)(17)(18)의 래치 동작을 제어하는 것이다.
다음으로, 제1도의 데이타 입력 회로에 있어서, 제2도의 데이타 포맷의 각각에 어떻게 대응하는지를 설명한다.
제2(a)도의 데이타 포맷의 경우, 제어 회로(20)은 제어 신호 U/D를 "0"으로 하여 가역 시프트 레지스터(1)을 업 시프트 방향으로 제어하고, 또 제어 신 OG1을 "1"로 하여 출력 게이트(8)만을 온으로 한다. 이로써, MSB 퍼스트로 송출되어 오는 16비트의 데이타는, 동기 신호 Syncl에 의하여 가역 시프트 레지스터(2)의 입력 SUI에서 차례로 가역 시프트 레지스터(2) 및 (3)으로 시프트되고, 16개의 동기 신호 Syncl이 종료한 시점에서 16 비트의 데이티가 가역 시프트 레지스터(2)(3)에 입력된다. 이 입력된 데이타는 제어 회로(20)에서 출력되는 래치 펄스 LCK1에 의해서 입력 래치(13)(14)에 보존되어 데이타 버스(19)로 송출된다. 한편, 데이타의 출력은 데이타 버스(19)로 송출된 데이타를 래치 펄스 LCK2에 의해 출력 래치(16)(17)에 보존하고, 또한 보존된 데이타를 가역 시프트 레지스터(2)(3)에 프리셋트한다. 그리고, 내부에서 작성된 16개의 동기 신호 Syncl을 인가함으로써, 프리셋트된 데이타가 차례로 출력 게이트(8)을 통해서 MSB 퍼스트의 직렬 데이타 Sout로서 출력된다.
제2(b)도의 데이타 포맷의 경우, 제어 회로(20)는 신호 MODE1이 "1"인 것에 기초해서, 제어 신호 IG1을 "1"로 하여 입력 게이트(6)이 직렬 데이타 SIN을 출력하도록 제어하고, 제어 신호 OG2를 "1"로 하여 출력 게이트(9)만을 온 함과 동시에, 제어 신호 U/D를 "1"로 하여 가역 시프트 레지스터(1)을 다운 시프트 방향으로 제어한다. 따라서, LSB 퍼스트로 송출되어 오는 직렬 데이타 SIN은 입력 게이트(6)을 통해서 가역 시프트 레지스터(3)의 입력 SDI에 인가되고, 동기 신호 Syncl에 따라서 차례로 가역 시프트 레지스터(3) 및 (2)로 시프트 되어, 16비트의 데이타가 가역 시프트 레지스터(2) 및 (3)에 입력된다. 출력의 경우는, 가역 시프트 레지스터(2)(3)에 프리셋트된 데이타가 출력 게이트(9)를 통해서 LSB 퍼스트의 직렬 데이타 Sout로서 출력된다.
제2(c)도의 데이타 포맷의 경우, 제어 회로(20)은 신호 MODE2가 "1"인 것에 기초해서, 제어 신호 OG3를 "1로 하여 출력 게이트(10)만을 온하고, 제어 신호 U/D를 "0"으로 하여 가역 시프트 레지스터(1)을 업 시프트 방향으로 제어한다. 이로써, 직렬로 송출되어 오는 24 비트의 데이타는, 가역 시프트 레지스터(2)의 입력 SUI에서 차례로 가역 시프트 레지스터(2)(3)(4)로 시프트된다. 따라서, 16비트의 오디오 신호 데이타는 가역 시프트 레지스터 (2)(3)에 프리셋트된 데이타가 가역 시프트 레지스터(4)의 8비트 더미(dummy) 데이타가 출력 게이트(10)을 통해서 성출된 후에 계속해서 MSB 퍼스트로 출력된다.
제2(d)도의 데이타 포맷의 경우, 제어 회로(20)은 신호 MODE3이 "1"인 것에 기초해서, 제어 신호 U/D를 "1"로 하여 가역 시프트 레지스터(1)을 다운 시프트 방향으로 제어하고, 제어 신호 IG2를 "1"로 하여 입력 게이트(7)이 직렬 데이타 SIN을 출력하도록 제어함과 동시에 제어 신호 OG2를 "1"로 하여 출력 게이트(9)만을 온시킨다. 이로써, 직렬로 송출되어 오는 24비트의 데이타 SIN은, 입력 게이트(7)을 통해서 가역 시프트 레지스터(4)의 입력 SDI에 인가되고, 또한 가역 시프트 레지스터(4)로부터 입력 게이트(6)을 통해서 가역 시프트 레지스터(3)(2)로 차례로 시프트된다. 따라서, 가역 시프트 레지스터(2)(3)에 16비트의 오디오 신호 데이타가 입력된다. 한편, 출력의 경우에는, 가역 시프트 레지스터(2)(3)에 프리셋트된 오디오 신호 데이타가 출력 게이트(9)를 통해서 LSB 퍼스트로 직렬로 출력되고, 오디오 신호 데이타에 계속해서 가역 시프트 레지스터(4)의 8비트 더미 데이타가 출력된다.
제2(e)도의 데이타 포맷의 경우는, 제2도(c)의 경우와 같지만, 가역 시프트 레지스터(4)에 입력되는 데이타 및 프리셋트되는 데이타가 오디오 신호 데이타의 일부로 되고, 또한 제2도(f)의 데이타 포맷의 경우도 제2도(d)의 경우과 같게 되다.
제2(g)도의 데이타 포맷의 경우, 제어 회로(20)는 제어 신호 U/D를 "0"으로 하여 가역 시프트 레지스터(1)을 업 시프트 방향으로 제어하고, 제어 신호 OG4를 "1"로 하여 출렉 게이트(11)만을 온 시킨다. 이로써, 직렬로 송출되어 오는 32비트의 직렬 데이타 SIN은, 가역 시프트 레지스터(2)의 입력 SUI로부터 가역 시프트 레지스터(2)(3)(4)(5)로 시프트된다. 따라서, 24비트의 오디오 신호 데이타는 가역 시프트 레지스터(2)(3)(4)에 입력된다. 한편, 출력의 경우는, 가역 시프트 레지스터(5)의 8비트의 더미 데이타가 출력 게이트(11)을 통해서 직렬로 출력된 후, 가역 시프트 레지스터(2)(3)(4)에 프리셋트된 데이타가 가역 시프트 레지스터(5) 및 출력 게이트(11)을 통해서 직렬로 출력된다.
제2(h)도의 데이타 포맷의 경우, 제어 회로(20)는 신호 MODE7이 "1"인 것에 기초해서, 제어 신호 U/D를 "1"로하여 가역 시프트 레지스터(1)를 다운 시프트 방향으로 제어하고, 제어 신호 IG2를 "1"로 하여 입력 게이트(7)이 직렬 데이타 SIN을 출력하도록 제어함과 동시에 제어 신호 OG5를 "1"로 하여 출력 게이트(12)만을 온시킨다. 이로써, 직렬로 송출되어 오는 32비트의 직렬 데이타 SIN은, 입력 게이트(7)을 통해서 가역 시프트 레지스터(4)의 입력 SDI로부터 가역 시프트 레지스터(4)(3)(2)(5)로 차례로 시프트된다. 따라서, 가역 시프트 레지스터(2)(3)(4)에는 24비트의 오디오 신호 데이타가 입력된다. 한편, 출력의 경우에는, 가역 시프트 레지스터(5)의 8비트의 더미 데이타가 출력 게이트(12)로부터 직렬로 출력된 후, 가역 시프트 레지스터(2)(3)(4)에 프리셋트된 24비트의 오디오 신호 데이타가 가역 시프트 레지스터(5) 및 출력 게이트(12)를 통해서 직렬로 출력된다.
이와같이, 데이타 포맷에 따라서 32비트의 가역 시프트 레지스터(1)의 데이타 입력 위치와 출력 취출 위치 및 시프트 방향을 선택함으로써, 입력 래치(13)(14)(15) 및 출력 래치(16)(17)(18)의 접속된 가역 시프트 레지스터(1)의 24 비트 부분에 오디오 신호 데이타를 입력할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 데이타 포맷이 서로 다른 시스템에 용이하게 대응할 수 있기 때문에, 오디오 신호 처리용의 DSP 시스템의 입출력 회로에 이용한 경우, 설계 변동 등이 불필요하게 되고 DSP 시스템의 이용 범위가 확대되는 잇점을 갖게 된다.

Claims (2)

  1. 데이타 입출력 회로에 있어서, 데이타의 프리셋트 가능한 N 비트의 가역 시프트 레지스터(2,3,4,5)와, 외부에서 직렬로 입력되는 데이타를 상기 가역 시프트 레지스터의 임의의 단의 비력에 선택적으로 인가하는 입력 게이트 회로(6,7)와, 상기 가역 시프트 레지스터의 임의의 단의 출력을 선택해서 직렬로 출력하는 출력 게이트 회로(8,9,10,11,12)와, 상기 가역 시프트 레지스터의 임의의 M 비트 출력에 접속되며 상기 가역 시프트 레지스터에 입려된 데이타를 보존하여 데이타 버스에 송출하는 입력 래치 회로(13,14,15)와, 상기 가역 시프트 레지스터의 임의의 M 비트의 프리셋트 단자에 접속되며 상기 데이타 버스에서 수신한 데이타를 상기 가역 시프트 레지스터에 프리셋트하는 출력 래치 회로(16,17,18)를 구비하므로써, 다른 포맷의 직렬 데이타 송수신에 대응 가능하게 한 것을 특징으로 하는 데이타 입출력 회로.
  2. 데이타 입출력 회로에 있어서, 입력 데이타를 직렬로 입력하는 N비트의 입력용 가역 시프트 레지스터(2,3,4,5)와, 출력 데이타를 프리셋트 가능한 P 비트의 출력용 가역 시프트 레지스터(2,3,4,5)와 외부에서 직렬로 입력되는 데이타를 상기 입력용 가역 시프트 레지스터의 임의의 단의 입력에 선택적으로 인가하는 입력 게이트 회로(6,7)와, 상기 출력용 가역 시프트 레지스터의 임의의 단의 출력을 선택해서 직렬로 출력하는 출력 게이트 회로(8,9,10,11,12)와, 상기 입력용 가역 시프트 레지스터의 임의의 M 비트 출력에 접속되며 상기 가역 시프트 레지스터에 입력된 데이타를 보존하여 데이타 버스에 송출하는 입력 래치 회로(13,14,15)와, 상기 출력용 가역 시프트 레지스터의 임의의 Q비트의 프리셋트 단자에 접속되며 상기 데이타 버스에서 수신한 데이타를 상기 가역 시프트 레지스터에 프리셋트하는 출력 래치 회로(16,17,18)를 구비하므로써, 다른 포맷의 직렬 데이타 송수신에 대응 가능하게 한 것을 특징으로 하는 데이타 입출력 회로.
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