JP3326137B2 - 直列通信インターフェース回路 - Google Patents
直列通信インターフェース回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、直列通信インター
フェース回路（Serial Communication Interfacecircui
t）に係るもので、詳しくは、多様なクロック信号が入
力されても正常に動作し得る直列通信インターフェース
回路に関するものである。
フェース回路（Serial Communication Interfacecircui
t）に係るもので、詳しくは、多様なクロック信号が入
力されても正常に動作し得る直列通信インターフェース
回路に関するものである。
【０００２】
【従来の技術】従来の直列通信インターフェース回路
は、図９に示したように、外部クロック信号ＣＬＫが入
力されてコーデッククロック信号ＣＤＣＬＫを出力する
コーデッククロック発生部１−１と、前記コーデックク
ロック信号ＣＤＣＬＫが入力されて同期信号ＳＹＮＣを
出力するフレーム発生部１−２と、を備えたコーデック
インターフェース部１と、前記コーデッククロック信号
ＣＤＣＬＫが入力されて直列入出力インターフェースク
ロック信号ＳＩＯＣＬＫを出力するクロック選択部２−
１と、前記直列入出力インターフェースクロック信号Ｓ
ＩＯＣＬＫの入力に応じて１６ビットのデータＤ＜１
５：０＞をデータバスＤＴＢから入力し、直列データＴ
ＸＯＵＴを送信する送信シフトレジスター２−２と、前
記直列入出力インターフェースクロック信号ＳＩＯＣＬ
Ｋの入力に応じて直列データＲＸＩＮを受信し、１６ビ
ットのデータＤ＜１５：０＞をデータバスＤＴＢに出力
する受信シフトレジスター２−３と、を備えた直列入出
力インターフェース部２と、から構成されていた。
は、図９に示したように、外部クロック信号ＣＬＫが入
力されてコーデッククロック信号ＣＤＣＬＫを出力する
コーデッククロック発生部１−１と、前記コーデックク
ロック信号ＣＤＣＬＫが入力されて同期信号ＳＹＮＣを
出力するフレーム発生部１−２と、を備えたコーデック
インターフェース部１と、前記コーデッククロック信号
ＣＤＣＬＫが入力されて直列入出力インターフェースク
ロック信号ＳＩＯＣＬＫを出力するクロック選択部２−
１と、前記直列入出力インターフェースクロック信号Ｓ
ＩＯＣＬＫの入力に応じて１６ビットのデータＤ＜１
５：０＞をデータバスＤＴＢから入力し、直列データＴ
ＸＯＵＴを送信する送信シフトレジスター２−２と、前
記直列入出力インターフェースクロック信号ＳＩＯＣＬ
Ｋの入力に応じて直列データＲＸＩＮを受信し、１６ビ
ットのデータＤ＜１５：０＞をデータバスＤＴＢに出力
する受信シフトレジスター２−３と、を備えた直列入出
力インターフェース部２と、から構成されていた。
【０００３】以下、このように構成された従来の直列通
信インターフェース回路の動作を説明する。先ず、外部
クロック信号ＣＬＫがコーデックインターフェース部１
に入力されると、コーデッククロック発生部１−１はコ
ーデッククロック信号ＣＤＣＬＫを発生して、フレーム
発生部１−２及び直列入出力インターフェース部２に夫
々出力する。
信インターフェース回路の動作を説明する。先ず、外部
クロック信号ＣＬＫがコーデックインターフェース部１
に入力されると、コーデッククロック発生部１−１はコ
ーデッククロック信号ＣＤＣＬＫを発生して、フレーム
発生部１−２及び直列入出力インターフェース部２に夫
々出力する。
【０００４】前記フレーム発生部１−２は、前記コーデ
ッククロック信号ＣＤＬＣＫを受けて、同期信号ＳＹＮ
Ｃを出力する。前記コーデックインターフェース部１
は、コーデッククロック信号ＣＤＣＬＫ、及び外部の符
号化／復号化回路、いわゆるコーデック（図示せず）の
ための同期信号ＳＹＮＣを調整して出力する役割を行
う。
ッククロック信号ＣＤＬＣＫを受けて、同期信号ＳＹＮ
Ｃを出力する。前記コーデックインターフェース部１
は、コーデッククロック信号ＣＤＣＬＫ、及び外部の符
号化／復号化回路、いわゆるコーデック（図示せず）の
ための同期信号ＳＹＮＣを調整して出力する役割を行
う。
【０００５】前記コーデッククロック信号ＣＤＣＬＫを
受けたクロック選択部２−１は、送信シフトレジスター
２−２及び受信シフトレジスター２−３に直列入出力イ
ンターフェースクロック信号ＳＩＯＣＬＫを夫々出力し
て同期させる。
受けたクロック選択部２−１は、送信シフトレジスター
２−２及び受信シフトレジスター２−３に直列入出力イ
ンターフェースクロック信号ＳＩＯＣＬＫを夫々出力し
て同期させる。
【０００６】データ送信時には、送信シフトレジスター
２−２は、リードイネーブル信号ＲＤ及びライトイネー
ブル信号ＷＲに制御されて、データバスＤＴＢから読み
込んだデータＤ＜１５：０＞を直列データＴＸＯＵＴと
して順次出力する。
２−２は、リードイネーブル信号ＲＤ及びライトイネー
ブル信号ＷＲに制御されて、データバスＤＴＢから読み
込んだデータＤ＜１５：０＞を直列データＴＸＯＵＴと
して順次出力する。
【０００７】データ受信時には、リードイネーブル信号
ＲＤによりイネーブルされた受信シフトレジスター２−
３は、外部からの直列データＲＸＩＮを受信して、デー
タＤ＜１５：０＞としてデータバスＤＴＢに順次出力す
る。
ＲＤによりイネーブルされた受信シフトレジスター２−
３は、外部からの直列データＲＸＩＮを受信して、デー
タＤ＜１５：０＞としてデータバスＤＴＢに順次出力す
る。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来の直列通信インターフェース回路においては、入力さ
れる外部クロック信号ＣＬＫの変化が多様な場合に、コ
ーデックインターフェース部１の動作及び直列入出力イ
ンターフェース部２の動作を、同一のコーデッククロッ
ク信号ＣＤＣＬＫを使用して行うため、コーデックイン
ターフェース動作及びデータ伝送動作を効率的に行い得
ないという不都合な点があった。
来の直列通信インターフェース回路においては、入力さ
れる外部クロック信号ＣＬＫの変化が多様な場合に、コ
ーデックインターフェース部１の動作及び直列入出力イ
ンターフェース部２の動作を、同一のコーデッククロッ
ク信号ＣＤＣＬＫを使用して行うため、コーデックイン
ターフェース動作及びデータ伝送動作を効率的に行い得
ないという不都合な点があった。
【０００９】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、多様な外部クロック信号が入
力される場合に、コーデックインターフェース部の動作
及び直列入出力インターフェース部の動作を、適切なク
ロック信号を使用して効率的に行い得る直列通信インタ
ーフェース回路を提供することを目的とする。
に鑑みてなされたもので、多様な外部クロック信号が入
力される場合に、コーデックインターフェース部の動作
及び直列入出力インターフェース部の動作を、適切なク
ロック信号を使用して効率的に行い得る直列通信インタ
ーフェース回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る発明は、入力される外
部クロック信号に基づいて、コーデッククロック信号及
び複数のコーデックのための同期信号を夫々出力するコ
ーデックインターフェース部と、前記外部クロック信号
を分周して複数の分周クロック信号を出力するクロック
分周器と、前記コーデックインターフェース部から出力
されるコーデッククロック信号に同期されて、前記クロ
ック分周器から出力される複数の分周クロック信号のい
ずれか１つの分周クロック信号を選択して出力するクロ
ックソース選択部と、該クロックソース選択部から出力
される出力クロック信号を受けて、３進カウント動作又
は４進カウント動作を行い、直列入出力インターフェー
スクロック信号を出力する３／４進カウンターと、該３
／４進カウンターから出力される直列入出力インターフ
ェースクロック信号及び外部からのライトイネーブル信
号に応じてデータを送信する送信直列入出力インターフ
ェース部、及び前記直列入出力インターフェースクロッ
ク信号及び外部からのリードイネーブル信号に応じてデ
ータを受信する受信直列入出力インターフェース部を備
えた直列入出力インターフェース部と、から構成されて
いる。
るため、本発明の請求項１に係る発明は、入力される外
部クロック信号に基づいて、コーデッククロック信号及
び複数のコーデックのための同期信号を夫々出力するコ
ーデックインターフェース部と、前記外部クロック信号
を分周して複数の分周クロック信号を出力するクロック
分周器と、前記コーデックインターフェース部から出力
されるコーデッククロック信号に同期されて、前記クロ
ック分周器から出力される複数の分周クロック信号のい
ずれか１つの分周クロック信号を選択して出力するクロ
ックソース選択部と、該クロックソース選択部から出力
される出力クロック信号を受けて、３進カウント動作又
は４進カウント動作を行い、直列入出力インターフェー
スクロック信号を出力する３／４進カウンターと、該３
／４進カウンターから出力される直列入出力インターフ
ェースクロック信号及び外部からのライトイネーブル信
号に応じてデータを送信する送信直列入出力インターフ
ェース部、及び前記直列入出力インターフェースクロッ
ク信号及び外部からのリードイネーブル信号に応じてデ
ータを受信する受信直列入出力インターフェース部を備
えた直列入出力インターフェース部と、から構成されて
いる。
【００１１】請求項２に記載の発明では、前記コーデッ
クインターフェース部は、外部クロック信号が入力され
るモジュール３カウンターと、該モジュール３カウンタ
ーの出力に基づいてコーデッククロック信号を出力する
Ｔフリップフロップと、前記Ｔフリップフロップからの
コーデッククロック信号に基づいて同期信号を出力する
フレーム発生部と、から構成される。
クインターフェース部は、外部クロック信号が入力され
るモジュール３カウンターと、該モジュール３カウンタ
ーの出力に基づいてコーデッククロック信号を出力する
Ｔフリップフロップと、前記Ｔフリップフロップからの
コーデッククロック信号に基づいて同期信号を出力する
フレーム発生部と、から構成される。
【００１２】請求項３に記載の発明では、前記３／４進
カウンターは、モード信号の制御により、３進カウント
動作又は４進カウント動作を行い、前記直列入出力イン
ターフェース部は、前記３／４進カウンターが３進カウ
ント動作するときにデータを８ビットで送受信し、前記
３／４進カウンターが４進カウント動作するときにデー
タを１６ビットで送受信する。
カウンターは、モード信号の制御により、３進カウント
動作又は４進カウント動作を行い、前記直列入出力イン
ターフェース部は、前記３／４進カウンターが３進カウ
ント動作するときにデータを８ビットで送受信し、前記
３／４進カウンターが４進カウント動作するときにデー
タを１６ビットで送受信する。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施形態に係る直列通信イ
ンターフェース回路は、図１に示したように、入力され
る外部クロック信号ＣＬＫに基づいて、コーデッククロ
ック信号ＣＤＣＬＫ及び図示しない複数のコーデックの
ための同期信号ＳＹＮＣを夫々出力するコーデックイン
ターフェース部１０と、外部クロック信号ＣＬＫを分周
して複数の分周クロック信号φ〜φ／１６を出力するク
ロック分周器２０と、前記コーデックインターフェース
部１０から出力されるコーデッククロック信号ＣＤＣＬ
Ｋに同期されて、前記クロック分周器２０から出力され
る複数の分周クロック信号φ〜φ／１６中、いずれか１
つの分周クロック信号を選択して出力クロック信号ＯＵ
ＴＣＬＫを出力するクロックソース選択部３０と、該ク
ロックソース選択部３０から出力される出力クロック信
号ＯＵＴＣＬＫを受けて、３進カウント動作又は４進カ
ウント動作を行い、直列入出力インターフェースクロッ
ク信号ＳＩＯＣＬＫを出力する３／４進カウンター４０
と、データバスＤＴＢからデータを入力し、該３／４進
カウンター４０から出力される直列入出力インターフェ
ースクロック信号ＳＩＯＣＬＫ及び外部からのライトイ
ネーブル信号ＷＲに応じて、直列データＴＸＯＵＴを外
部のコーデック（図示せず）に送信する送信直列入出力
インターフェース部５０−１、及び前記直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫ及び外部からの
リードイネーブル信号ＲＤに応じて、外部からの直列デ
ータＲＸＩＮを受信してデータバスＤＴＢに出力する受
信直列入出力インターフェース部５０−２を備えた直列
入出力インターフェース部５０−２と、を備えた直列入
出力インターフェース部５０とから構成されている。
て図面を用いて説明する。本実施形態に係る直列通信イ
ンターフェース回路は、図１に示したように、入力され
る外部クロック信号ＣＬＫに基づいて、コーデッククロ
ック信号ＣＤＣＬＫ及び図示しない複数のコーデックの
ための同期信号ＳＹＮＣを夫々出力するコーデックイン
ターフェース部１０と、外部クロック信号ＣＬＫを分周
して複数の分周クロック信号φ〜φ／１６を出力するク
ロック分周器２０と、前記コーデックインターフェース
部１０から出力されるコーデッククロック信号ＣＤＣＬ
Ｋに同期されて、前記クロック分周器２０から出力され
る複数の分周クロック信号φ〜φ／１６中、いずれか１
つの分周クロック信号を選択して出力クロック信号ＯＵ
ＴＣＬＫを出力するクロックソース選択部３０と、該ク
ロックソース選択部３０から出力される出力クロック信
号ＯＵＴＣＬＫを受けて、３進カウント動作又は４進カ
ウント動作を行い、直列入出力インターフェースクロッ
ク信号ＳＩＯＣＬＫを出力する３／４進カウンター４０
と、データバスＤＴＢからデータを入力し、該３／４進
カウンター４０から出力される直列入出力インターフェ
ースクロック信号ＳＩＯＣＬＫ及び外部からのライトイ
ネーブル信号ＷＲに応じて、直列データＴＸＯＵＴを外
部のコーデック（図示せず）に送信する送信直列入出力
インターフェース部５０−１、及び前記直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫ及び外部からの
リードイネーブル信号ＲＤに応じて、外部からの直列デ
ータＲＸＩＮを受信してデータバスＤＴＢに出力する受
信直列入出力インターフェース部５０−２を備えた直列
入出力インターフェース部５０−２と、を備えた直列入
出力インターフェース部５０とから構成されている。
【００１４】前記コーデックインターフェース部１０
は、図２に示したように、外部クロック信号ＣＬＫが入
力されるモジュール３カウンター１０−１と、該モジュ
ール３カウンター１０−１の出力に基づいてコーデック
クロック信号ＣＤＣＬＫを出力するＴフリップフロップ
１０−２と、前記Ｔフリップフロップ１０−２からのコ
ーデッククロック信号ＣＤＣＬＫに基づいて同期信号Ｓ
ＹＮＣを出力するフレーム発生部１０−３と、から構成
されている。
は、図２に示したように、外部クロック信号ＣＬＫが入
力されるモジュール３カウンター１０−１と、該モジュ
ール３カウンター１０−１の出力に基づいてコーデック
クロック信号ＣＤＣＬＫを出力するＴフリップフロップ
１０−２と、前記Ｔフリップフロップ１０−２からのコ
ーデッククロック信号ＣＤＣＬＫに基づいて同期信号Ｓ
ＹＮＣを出力するフレーム発生部１０−３と、から構成
されている。
【００１５】前記クロック分周器２０は、図３に示した
ように、４つのＴフリップフロップＴＦＦ４１〜ＴＦＦ
４４が直列連結されて構成され、外部からのセット信号
ＳＥＴにより夫々初期化された後、初段のＴフリップフ
ロップＴＦＦ４１のクロック入力端子ＣＫには外部クロ
ック信号ＣＬＫが入力され、２段目以降のＴフリップフ
ロップＴＦＦ４２〜ＴＦＦ４４の各クロック入力端子Ｃ
Ｋには前段のＴフリップフロップＴＦＦ４１〜ＴＦＦ４
３の反転出力端子ＱＢからの反転出力が夫々入力され
て、各ＴフリップフロップＴＦＦ４１〜ＴＦＦ４４の出
力端子Ｑから各分周クロック信号φ／２〜φ／１６を夫
々出力する。
ように、４つのＴフリップフロップＴＦＦ４１〜ＴＦＦ
４４が直列連結されて構成され、外部からのセット信号
ＳＥＴにより夫々初期化された後、初段のＴフリップフ
ロップＴＦＦ４１のクロック入力端子ＣＫには外部クロ
ック信号ＣＬＫが入力され、２段目以降のＴフリップフ
ロップＴＦＦ４２〜ＴＦＦ４４の各クロック入力端子Ｃ
Ｋには前段のＴフリップフロップＴＦＦ４１〜ＴＦＦ４
３の反転出力端子ＱＢからの反転出力が夫々入力され
て、各ＴフリップフロップＴＦＦ４１〜ＴＦＦ４４の出
力端子Ｑから各分周クロック信号φ／２〜φ／１６を夫
々出力する。
【００１６】前記３／４進カウンター４０は、図４に示
したように、外部からのセット信号ＳＥＴにより夫々初
期化された後、初段のＴフリップフロップＴＦＦ５１の
クロック入力端子ＣＫには出力クロック信号ＯＵＴＣＬ
Ｋが入力され、２段目以降のＴフリップフロップＴＦＦ
５２〜ＴＦＦ５４の各クロック入力端子ＣＫには前段の
ＴフリップフロップＴＦＦ５１〜ＴＦＦ５３の出力端子
Ｑからの出力が夫々入力されるように直列連結された４
つのＴフリップフロップＴＦＦ５１〜ＴＦＦ５４と、Ｔ
フリップフロップＴＦＦ５４の反転出力端子ＱＢからの
反転出力を反転するインバータＩＮＶ５１と、一方側入
力端子に入力される前記インバータＩＮＶ５１の出力と
他方側入力端子に入力されるモード信号ＭＤ１６の反転
信号ＭＤ１６Ｂとを否定論理和するＮＯＲゲートＮＯＲ
５１と、一方側入力端子に入力される前記ＮＯＲゲート
ＮＯＲ５１の出力と他方側入力端子に入力されるＴフリ
ップフロップＴＦＦ５３の反転出力端子ＱＢからの反転
出力とを論理和するＯＲゲートＯＲ５１と、一方側入力
端子に入力されるＴフリップフロップＴＦＦ５１の反転
出力端子ＱＢからの反転出力と、他方側入力端子に入力
されるＴフリップフロップＴＦＦ５２の反転出力端子Ｑ
Ｂからの反転出力とを論理和するＯＲゲートＯＲ５２
と、前記ＯＲゲートＯＲ５１，ＯＲ５２の各出力を論理
和して直列入出力インターフェースクロック信号ＳＩＯ
ＣＬＫを出力するＯＲゲートＯＲ５３と、から構成され
ている。
したように、外部からのセット信号ＳＥＴにより夫々初
期化された後、初段のＴフリップフロップＴＦＦ５１の
クロック入力端子ＣＫには出力クロック信号ＯＵＴＣＬ
Ｋが入力され、２段目以降のＴフリップフロップＴＦＦ
５２〜ＴＦＦ５４の各クロック入力端子ＣＫには前段の
ＴフリップフロップＴＦＦ５１〜ＴＦＦ５３の出力端子
Ｑからの出力が夫々入力されるように直列連結された４
つのＴフリップフロップＴＦＦ５１〜ＴＦＦ５４と、Ｔ
フリップフロップＴＦＦ５４の反転出力端子ＱＢからの
反転出力を反転するインバータＩＮＶ５１と、一方側入
力端子に入力される前記インバータＩＮＶ５１の出力と
他方側入力端子に入力されるモード信号ＭＤ１６の反転
信号ＭＤ１６Ｂとを否定論理和するＮＯＲゲートＮＯＲ
５１と、一方側入力端子に入力される前記ＮＯＲゲート
ＮＯＲ５１の出力と他方側入力端子に入力されるＴフリ
ップフロップＴＦＦ５３の反転出力端子ＱＢからの反転
出力とを論理和するＯＲゲートＯＲ５１と、一方側入力
端子に入力されるＴフリップフロップＴＦＦ５１の反転
出力端子ＱＢからの反転出力と、他方側入力端子に入力
されるＴフリップフロップＴＦＦ５２の反転出力端子Ｑ
Ｂからの反転出力とを論理和するＯＲゲートＯＲ５２
と、前記ＯＲゲートＯＲ５１，ＯＲ５２の各出力を論理
和して直列入出力インターフェースクロック信号ＳＩＯ
ＣＬＫを出力するＯＲゲートＯＲ５３と、から構成され
ている。
【００１７】前記直列入出力インターフェース部５０の
送信直列入出力インターフェース部５０−１は、図５に
示したように、クロック入力端子ＣＫに直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫが入力され、リ
ードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲ
により制御されて、データ入力端子ＤＢから上位８ビッ
トのデータＤ＜１５：８＞を入力して出力端子ＳＯＵＴ
から直列データＴＸＯＵＴを出力する第１データ送信部
ＴＸ１、及びデータ入力端子ＤＢから下位８ビットのデ
ータＤ＜７：０＞を入力して出力端子ＳＯＵＴから直列
データＴＸＯＵＴを出力する第２データ送信部ＴＸ２
と、前記第１データ送信部ＴＸ１の出力端子ＳＯＵＴか
らの直列データＴＸＯＵＴとモード信号ＭＤ１６とを論
理積するＡＮＤゲートＡＮＤ６１と、モード信号ＭＤ１
６を反転するインバータＩＮＶ６１と、一方側入力端子
に前記インバータＩＮＶ６１の出力が入力され、他方側
入力端子は接地されたＡＮＤゲートＡＮＤ６２と、前記
ＡＮＤゲートＡＮＤ６１，ＡＮＤ６２の各出力を論理和
し、該演算結果のデータＴＸＩＮを第２データ送信部Ｔ
Ｘ２の入力端子ＳＩＮに出力するＯＲゲートＯＲ６１と
から構成されている。なお、第１データ送信部ＴＸ１の
入力端子ＳＩＮは接地されている。
送信直列入出力インターフェース部５０−１は、図５に
示したように、クロック入力端子ＣＫに直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫが入力され、リ
ードイネーブル信号ＲＤ及びライトイネーブル信号ＷＲ
により制御されて、データ入力端子ＤＢから上位８ビッ
トのデータＤ＜１５：８＞を入力して出力端子ＳＯＵＴ
から直列データＴＸＯＵＴを出力する第１データ送信部
ＴＸ１、及びデータ入力端子ＤＢから下位８ビットのデ
ータＤ＜７：０＞を入力して出力端子ＳＯＵＴから直列
データＴＸＯＵＴを出力する第２データ送信部ＴＸ２
と、前記第１データ送信部ＴＸ１の出力端子ＳＯＵＴか
らの直列データＴＸＯＵＴとモード信号ＭＤ１６とを論
理積するＡＮＤゲートＡＮＤ６１と、モード信号ＭＤ１
６を反転するインバータＩＮＶ６１と、一方側入力端子
に前記インバータＩＮＶ６１の出力が入力され、他方側
入力端子は接地されたＡＮＤゲートＡＮＤ６２と、前記
ＡＮＤゲートＡＮＤ６１，ＡＮＤ６２の各出力を論理和
し、該演算結果のデータＴＸＩＮを第２データ送信部Ｔ
Ｘ２の入力端子ＳＩＮに出力するＯＲゲートＯＲ６１と
から構成されている。なお、第１データ送信部ＴＸ１の
入力端子ＳＩＮは接地されている。
【００１８】前記送信直列インターフェース部５０−１
の第２データ送信部ＴＸ２は、図６に示したように、ク
ロック入力端子ＣＫに直列入出力インターフェースクロ
ック信号ＳＩＯＣＬＫが夫々入力され、リードイネーブ
ル信号ＲＤにより制御されて、データ入力端子ＤＢから
データＤ＜０＞〜Ｄ＜７＞を夫々入力し、ライトイネー
ブル信号ＷＲに制御されて、出力端子ＳＯＵＴからデー
タを出力する８つのシフターＳＨ７１〜ＳＨ７８から構
成され、シフターＳＨ７１〜ＳＨ７７の入力端子ＳＩＮ
には後段のシフターＳＨ７２〜ＳＨ７８の出力端子ＳＯ
ＵＴからの出力データが夫々入力され、最終段のシフタ
ーＳＨ７８の入力端子ＳＩＮにはＯＲゲートＯＲ６１か
らのデータＴＸＩＮが入力され、初段のシフターＳＨ７
１の出力端子ＳＯＵＴからは直列データＴＸＯＵＴが出
力される。各シフターＳＨ７１〜ＳＨ７８から出力され
るデータＤ＜０＞〜Ｄ＜７＞は、８ビットのデータＤ＜
７：０＞としてデータバスＤＴＢから入力される。
の第２データ送信部ＴＸ２は、図６に示したように、ク
ロック入力端子ＣＫに直列入出力インターフェースクロ
ック信号ＳＩＯＣＬＫが夫々入力され、リードイネーブ
ル信号ＲＤにより制御されて、データ入力端子ＤＢから
データＤ＜０＞〜Ｄ＜７＞を夫々入力し、ライトイネー
ブル信号ＷＲに制御されて、出力端子ＳＯＵＴからデー
タを出力する８つのシフターＳＨ７１〜ＳＨ７８から構
成され、シフターＳＨ７１〜ＳＨ７７の入力端子ＳＩＮ
には後段のシフターＳＨ７２〜ＳＨ７８の出力端子ＳＯ
ＵＴからの出力データが夫々入力され、最終段のシフタ
ーＳＨ７８の入力端子ＳＩＮにはＯＲゲートＯＲ６１か
らのデータＴＸＩＮが入力され、初段のシフターＳＨ７
１の出力端子ＳＯＵＴからは直列データＴＸＯＵＴが出
力される。各シフターＳＨ７１〜ＳＨ７８から出力され
るデータＤ＜０＞〜Ｄ＜７＞は、８ビットのデータＤ＜
７：０＞としてデータバスＤＴＢから入力される。
【００１９】第１データ送信部ＴＸ１の構成も第２デー
タ送信部ＴＸ２の構成とほぼ同様であるが、最終段のシ
フターの入力端子ＳＩＮは接地される。第１データ送信
部ＴＸ１から出力される各データＤ＜８＞〜Ｄ＜１５＞
は、８ビットのデータＤ＜１５：８＞としてデータバス
ＤＴＢから入力される。
タ送信部ＴＸ２の構成とほぼ同様であるが、最終段のシ
フターの入力端子ＳＩＮは接地される。第１データ送信
部ＴＸ１から出力される各データＤ＜８＞〜Ｄ＜１５＞
は、８ビットのデータＤ＜１５：８＞としてデータバス
ＤＴＢから入力される。
【００２０】前記直列入出力インターフェース部５０の
受信直列入出力インターフェース部５０−２は、図７に
示したように、クロック入力端子ＣＫに直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫが入力され、ラ
イトイネーブル信号ＲＤにより制御されて直列データＲ
ＸＩＮを入力端子ＳＩＮから受信し、データ出力端子Ｄ
Ｂから上位８ビットのデータＤ＜１５：８＞をデータバ
スＤＴＢに出力する第１データ受信部ＲＸ１及び下位８
ビットのデータＤ＜７：０＞をデータバスＤＴＢに出力
する第２データ受信部ＲＸ２と、前記第１データ受信部
ＲＸ１の出力端子ＳＯＵＴからの直列データＲＸＯＵＴ
とモード信号ＭＤ１６とを論理積するＡＮＤゲート８１
と、モード信号ＭＤ１６を反転するインバータＩＮＶ８
１と、該インバータＩＮＶ８１の出力と直列データＲＸ
ＩＮとを論理積するＡＮＤゲートＡＮＤ８２と、前記Ａ
ＮＤゲートＡＮＤ８１，ＡＮＤ８２の各出力を論理和
し、該演算結果のデータを第２データ受信部ＲＸ２の入
力端子ＳＩＮに出力するＯＲゲート８１とから構成され
ている。なお、第１，第２データ受信部ＲＸ１，ＲＸ２
のライトイネーブル信号入力端子Ｗは、夫々接地されて
いる。
受信直列入出力インターフェース部５０−２は、図７に
示したように、クロック入力端子ＣＫに直列入出力イン
ターフェースクロック信号ＳＩＯＣＬＫが入力され、ラ
イトイネーブル信号ＲＤにより制御されて直列データＲ
ＸＩＮを入力端子ＳＩＮから受信し、データ出力端子Ｄ
Ｂから上位８ビットのデータＤ＜１５：８＞をデータバ
スＤＴＢに出力する第１データ受信部ＲＸ１及び下位８
ビットのデータＤ＜７：０＞をデータバスＤＴＢに出力
する第２データ受信部ＲＸ２と、前記第１データ受信部
ＲＸ１の出力端子ＳＯＵＴからの直列データＲＸＯＵＴ
とモード信号ＭＤ１６とを論理積するＡＮＤゲート８１
と、モード信号ＭＤ１６を反転するインバータＩＮＶ８
１と、該インバータＩＮＶ８１の出力と直列データＲＸ
ＩＮとを論理積するＡＮＤゲートＡＮＤ８２と、前記Ａ
ＮＤゲートＡＮＤ８１，ＡＮＤ８２の各出力を論理和
し、該演算結果のデータを第２データ受信部ＲＸ２の入
力端子ＳＩＮに出力するＯＲゲート８１とから構成され
ている。なお、第１，第２データ受信部ＲＸ１，ＲＸ２
のライトイネーブル信号入力端子Ｗは、夫々接地されて
いる。
【００２１】前記受信直列インターフェース５０−２の
第１データ受信部ＲＸ１は、図８に示したように、クロ
ック入力端子ＣＫに直列入出力インターフェースクロッ
ク信号ＳＩＯＣＬＫが夫々入力され、リードイネーブル
信号ＲＤにより制御されて、データ出力端子ＤＢからデ
ータＤ＜０＞〜Ｄ＜７＞をデータバスＤＴＢに夫々出力
する８つのシフターＳＨ９１〜ＳＨ９８から構成され、
シフターＳＨ９１〜ＳＨ９７の入力端子ＳＩＮには後段
のシフターＳＨ９２〜ＳＨ９８の出力端子ＳＯＵＴから
の出力が夫々入力されて、初段のシフターＳＨ９１の出
力端子ＳＯＵＴから直列データＲＸＯＵＴが出力され
る。
第１データ受信部ＲＸ１は、図８に示したように、クロ
ック入力端子ＣＫに直列入出力インターフェースクロッ
ク信号ＳＩＯＣＬＫが夫々入力され、リードイネーブル
信号ＲＤにより制御されて、データ出力端子ＤＢからデ
ータＤ＜０＞〜Ｄ＜７＞をデータバスＤＴＢに夫々出力
する８つのシフターＳＨ９１〜ＳＨ９８から構成され、
シフターＳＨ９１〜ＳＨ９７の入力端子ＳＩＮには後段
のシフターＳＨ９２〜ＳＨ９８の出力端子ＳＯＵＴから
の出力が夫々入力されて、初段のシフターＳＨ９１の出
力端子ＳＯＵＴから直列データＲＸＯＵＴが出力され
る。
【００２２】第２データ受信部ＲＸ２の構成も、第１デ
ータ受信部ＲＸ１の構成と同様であり、第２データ受信
部ＲＸ２の最終段のシフターの入力端子ＳＩＮにはＯＲ
ゲートＯＲ８１からの出力が入力され、８ビットのデー
タＤ＜１５＞〜Ｄ＜８＞が各シフターのデータ出力端子
ＤＢから夫々出力される。
ータ受信部ＲＸ１の構成と同様であり、第２データ受信
部ＲＸ２の最終段のシフターの入力端子ＳＩＮにはＯＲ
ゲートＯＲ８１からの出力が入力され、８ビットのデー
タＤ＜１５＞〜Ｄ＜８＞が各シフターのデータ出力端子
ＤＢから夫々出力される。
【００２３】以下、このように構成された本実施形態に
係る直列通信インターフェース回路の動作を説明する。
先ず、前記コーデックインターフェース部１０のＴフリ
ップフロップ１０−２は、モジュール３カウンター１０
−１を介して入力される外部クロック信号ＣＬＫを用い
てコーデッククロック信号ＣＤＣＬＫを夫々発生し、フ
レーム発生部１０−３は、前記コーデッククロック信号
ＣＤＣＬＫを受けて同期信号ＳＹＮＣを発生する。すな
わち、前記コーデッククロック信号ＣＤＣＬＫ及び同期
信号ＳＹＮＣ調整して、同期信号ＳＹＮＣを各コーデッ
ク（図示せず）に出力する。
係る直列通信インターフェース回路の動作を説明する。
先ず、前記コーデックインターフェース部１０のＴフリ
ップフロップ１０−２は、モジュール３カウンター１０
−１を介して入力される外部クロック信号ＣＬＫを用い
てコーデッククロック信号ＣＤＣＬＫを夫々発生し、フ
レーム発生部１０−３は、前記コーデッククロック信号
ＣＤＣＬＫを受けて同期信号ＳＹＮＣを発生する。すな
わち、前記コーデッククロック信号ＣＤＣＬＫ及び同期
信号ＳＹＮＣ調整して、同期信号ＳＹＮＣを各コーデッ
ク（図示せず）に出力する。
【００２４】次いで、クロック分周器２０は、外部クロ
ック信号ＣＬＫを受けて分周し、各分周クロック信号φ
〜φ／１６をクロックソース選択部３０に出力する。該
クロックソース選択部３０は、セット信号ＳＥＴにより
リセットされ、コーデックインターフェース部１０から
のコーデッククロック信号ＣＤＣＬＫに同期され、適当
な分周クロック信号を選択して出力クロック信号ＯＵＴ
ＣＬＫとして出力する。
ック信号ＣＬＫを受けて分周し、各分周クロック信号φ
〜φ／１６をクロックソース選択部３０に出力する。該
クロックソース選択部３０は、セット信号ＳＥＴにより
リセットされ、コーデックインターフェース部１０から
のコーデッククロック信号ＣＤＣＬＫに同期され、適当
な分周クロック信号を選択して出力クロック信号ＯＵＴ
ＣＬＫとして出力する。
【００２５】次いで、３／４進カウンター４０はセット
信号ＳＥＴによりリセットされ、前記クロックソース選
択部３０から出力される出力クロック信号ＯＵＴＣＬＫ
に同期されてカウント動作を行い、直列入出力インター
フェース部５０に直列入出力インターフェースクロック
信号ＳＩＯＣＬＫを出力する。
信号ＳＥＴによりリセットされ、前記クロックソース選
択部３０から出力される出力クロック信号ＯＵＴＣＬＫ
に同期されてカウント動作を行い、直列入出力インター
フェース部５０に直列入出力インターフェースクロック
信号ＳＩＯＣＬＫを出力する。
【００２６】このとき、前記３／４進カウンター４０
は、入力されるモード信号ＭＤ１６Ｂがハイレベルにな
ると、３進カウンターとして動作し、前記モード信号Ｍ
Ｄ１６Ｂがローレベルになると、フリップフロップＴＦ
Ｆ５４の出力に影響を受ける４進カウンターとして動作
する。
は、入力されるモード信号ＭＤ１６Ｂがハイレベルにな
ると、３進カウンターとして動作し、前記モード信号Ｍ
Ｄ１６Ｂがローレベルになると、フリップフロップＴＦ
Ｆ５４の出力に影響を受ける４進カウンターとして動作
する。
【００２７】具体的に、３／４進カウンター４０が３進
カウンターとして動作する場合には、ＮＯＲゲートＮＯ
Ｒ５１の出力は、ＴフリップフロップＴＦＦ５４の反転
出力端子ＱＢの出力の論理レベルに拘わらずに、ハイレ
ベルのモード信号ＭＤ１６Ｂにより常にローレベルにな
るので、ＴフリップフロップＴＦＦ５１〜ＴＦＦ５３の
反転出力端子ＱＢから順次出力されるハイレベルのパル
ス幅に応じたハイレベルのパルス幅を有する直列入出力
インターフェースクロック信号ＳＩＯＣＬＫが出力さ
れ、また、３／４進カウンター４０が４進カウンターと
して動作する場合には、ＴフリップフロップＴＦＦ５１
〜ＴＦＦ５４の反転出力端子ＱＢから順次出力されるハ
イレベルのパルス幅に応じたハイレベルのパルス幅を有
する直列入出力インターフェースクロック信号ＳＩＯＣ
ＬＫが出力される。従って、４進カウント動作時の直列
入出力インターフェースクロック信号ＳＩＯＣＬＫのパ
ルス幅のほうが３進カウント動作時の直列入出力インタ
ーフェースクロック信号ＳＩＯＣＬＫのパルス幅よりも
長くなる。
カウンターとして動作する場合には、ＮＯＲゲートＮＯ
Ｒ５１の出力は、ＴフリップフロップＴＦＦ５４の反転
出力端子ＱＢの出力の論理レベルに拘わらずに、ハイレ
ベルのモード信号ＭＤ１６Ｂにより常にローレベルにな
るので、ＴフリップフロップＴＦＦ５１〜ＴＦＦ５３の
反転出力端子ＱＢから順次出力されるハイレベルのパル
ス幅に応じたハイレベルのパルス幅を有する直列入出力
インターフェースクロック信号ＳＩＯＣＬＫが出力さ
れ、また、３／４進カウンター４０が４進カウンターと
して動作する場合には、ＴフリップフロップＴＦＦ５１
〜ＴＦＦ５４の反転出力端子ＱＢから順次出力されるハ
イレベルのパルス幅に応じたハイレベルのパルス幅を有
する直列入出力インターフェースクロック信号ＳＩＯＣ
ＬＫが出力される。従って、４進カウント動作時の直列
入出力インターフェースクロック信号ＳＩＯＣＬＫのパ
ルス幅のほうが３進カウント動作時の直列入出力インタ
ーフェースクロック信号ＳＩＯＣＬＫのパルス幅よりも
長くなる。
【００２８】データ送信時には、前記直列入出力インタ
ーフェース部５０の送信直列入出力インターフェース部
５０−１は、モード信号ＭＤ１６がハイレベルになる
と、第１データ送信部ＴＸ１から出力される直列データ
ＴＸＯＵＴによりＡＮＤゲート６１からハイレベルの信
号が出力し、さらに、ＯＲゲートＯＲ６１からハイレベ
ルの信号が第２データ送信部ＴＸ２の入力端子ＳＩＮに
入力することにより、第２データ送信部ＴＸ２が制御さ
れて、第１データ送信部ＴＸ１に入力されるデータＤ＜
１５：８＞が出力端子ＳＯＵＴから出力され、第２デー
タ送信部ＴＸ２に入力されたデータＤ＜７：０＞が出力
端子ＳＯＵＴから出力されるため、１６ビットの直列デ
ータＴＸＯＵＴを送信可能となる。
ーフェース部５０の送信直列入出力インターフェース部
５０−１は、モード信号ＭＤ１６がハイレベルになる
と、第１データ送信部ＴＸ１から出力される直列データ
ＴＸＯＵＴによりＡＮＤゲート６１からハイレベルの信
号が出力し、さらに、ＯＲゲートＯＲ６１からハイレベ
ルの信号が第２データ送信部ＴＸ２の入力端子ＳＩＮに
入力することにより、第２データ送信部ＴＸ２が制御さ
れて、第１データ送信部ＴＸ１に入力されるデータＤ＜
１５：８＞が出力端子ＳＯＵＴから出力され、第２デー
タ送信部ＴＸ２に入力されたデータＤ＜７：０＞が出力
端子ＳＯＵＴから出力されるため、１６ビットの直列デ
ータＴＸＯＵＴを送信可能となる。
【００２９】一方、モード信号ＭＤ１６がローレベルに
なると、ＯＲゲートＯＲ６１からローレベルの信号が第
２データ送信部ＴＸ２の入力端子ＳＩＮに入力すること
により、第２データ送信部ＴＸ２は第１データ送信部Ｔ
Ｘ１からの直列データＴＸＯＵＴの影響を受けず、第
１，第２データ送信部ＴＸ１，ＴＸ２は夫々独立して８
ビットの直列データＴＸＯＵＴを夫々送信可能になる。
なると、ＯＲゲートＯＲ６１からローレベルの信号が第
２データ送信部ＴＸ２の入力端子ＳＩＮに入力すること
により、第２データ送信部ＴＸ２は第１データ送信部Ｔ
Ｘ１からの直列データＴＸＯＵＴの影響を受けず、第
１，第２データ送信部ＴＸ１，ＴＸ２は夫々独立して８
ビットの直列データＴＸＯＵＴを夫々送信可能になる。
【００３０】また、データ受信時には、前記直列入出力
インターフェース部５０の受信直列入出力インターフェ
ース部５０−２の入力端子ＳＩＮには、前記送信直列入
出力インターフェース部５０−１の入力端子ＳＩＮの入
力と同様に、ローレベルの直列データＲＸＩＮが入力さ
れる。モード信号ＭＤ１６がハイレベルの場合には、第
１データ受信部ＲＸ１からの直列データＲＸＯＵＴによ
りＡＮＤゲート８１からハイレベルの信号が出力し、直
列データＲＸＩＮの論理レベルに拘わらずに、ＯＲゲー
トＯＲ８１からハイレベルの信号が出力される。従っ
て、第２データ受信部ＲＸ２の入力端子ＳＩＮにハイレ
ベルの信号が入力されることにより、第２データ受信部
ＲＸ２が制御され、第１データ受信部ＲＸ１でデータＤ
＜７：０＞を送信し、第２データ受信部ＲＸ２でデータ
Ｄ＜１５：８＞を送信するため、１６ビットの直列デー
タＲＸＩＮを受信可能となる。
インターフェース部５０の受信直列入出力インターフェ
ース部５０−２の入力端子ＳＩＮには、前記送信直列入
出力インターフェース部５０−１の入力端子ＳＩＮの入
力と同様に、ローレベルの直列データＲＸＩＮが入力さ
れる。モード信号ＭＤ１６がハイレベルの場合には、第
１データ受信部ＲＸ１からの直列データＲＸＯＵＴによ
りＡＮＤゲート８１からハイレベルの信号が出力し、直
列データＲＸＩＮの論理レベルに拘わらずに、ＯＲゲー
トＯＲ８１からハイレベルの信号が出力される。従っ
て、第２データ受信部ＲＸ２の入力端子ＳＩＮにハイレ
ベルの信号が入力されることにより、第２データ受信部
ＲＸ２が制御され、第１データ受信部ＲＸ１でデータＤ
＜７：０＞を送信し、第２データ受信部ＲＸ２でデータ
Ｄ＜１５：８＞を送信するため、１６ビットの直列デー
タＲＸＩＮを受信可能となる。
【００３１】一方、モード信号ＭＤ１６がローレベルに
なると、直列データＲＸＩＮはローレベルであるため、
ＯＲゲートＯＲ８１からローレベルの信号が出力され
る。従って、第２データ受信部ＲＸ２は、第１データ受
信部ＲＸ１の出力端子ＳＯＵＴからの直列データＲＸＯ
ＵＴの影響を受けず、第１，第２データ受信部ＲＸ１，
ＲＸ２は、夫々独立して８ビットの直列データＲＸＩＮ
を夫々受信可能になる。
なると、直列データＲＸＩＮはローレベルであるため、
ＯＲゲートＯＲ８１からローレベルの信号が出力され
る。従って、第２データ受信部ＲＸ２は、第１データ受
信部ＲＸ１の出力端子ＳＯＵＴからの直列データＲＸＯ
ＵＴの影響を受けず、第１，第２データ受信部ＲＸ１，
ＲＸ２は、夫々独立して８ビットの直列データＲＸＩＮ
を夫々受信可能になる。
【００３２】上述のように、本実施形態に係る直列通信
インターフェース回路は、該外部クロック信号ＣＬＫを
複数のクロック信号に分周して、コーデックインターフ
ェース部１０からのコーデッククロック信号ＣＤＣＬＫ
に同期された所望の分周クロック信号を選択することに
より、多様な外部クロック信号ＣＬＫが入力されても、
コーデックインターフェース部１０と直列入出力インタ
ーフェース部５０とは同期して動作を行い得るため、デ
ータの送受信動作を効率的に行い得る。
インターフェース回路は、該外部クロック信号ＣＬＫを
複数のクロック信号に分周して、コーデックインターフ
ェース部１０からのコーデッククロック信号ＣＤＣＬＫ
に同期された所望の分周クロック信号を選択することに
より、多様な外部クロック信号ＣＬＫが入力されても、
コーデックインターフェース部１０と直列入出力インタ
ーフェース部５０とは同期して動作を行い得るため、デ
ータの送受信動作を効率的に行い得る。
【００３３】
【発明の効果】以上説明したように、本発明に係る直列
通信インターフェース回路においては、該外部クロック
信号を複数のクロック信号に分周して、コーデッククロ
ック信号に同期された所望の分周クロック信号を選択す
ることにより、多様な外部クロック信号が入力されて
も、コーデックインターフェース部と直列入出力インタ
ーフェース部とは同期して動作することができ、特に、
高速の外部クロック信号が入力された場合にも、コーデ
ックインターフェース部と直列入出力インターフェース
部とは同期して正常に動作を行い得るため、データの送
受信動作を効率的に行い得る。
通信インターフェース回路においては、該外部クロック
信号を複数のクロック信号に分周して、コーデッククロ
ック信号に同期された所望の分周クロック信号を選択す
ることにより、多様な外部クロック信号が入力されて
も、コーデックインターフェース部と直列入出力インタ
ーフェース部とは同期して動作することができ、特に、
高速の外部クロック信号が入力された場合にも、コーデ
ックインターフェース部と直列入出力インターフェース
部とは同期して正常に動作を行い得るため、データの送
受信動作を効率的に行い得る。
【００３４】請求項３に係る発明によれば、データを８
ビット又は１６ビットのいずれかのデータとして送受信
し得るという効果がある。
ビット又は１６ビットのいずれかのデータとして送受信
し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係る直列通信インターフェース回路の
一実施形態のブロック図である。
一実施形態のブロック図である。
【図２】図１のコーデックインターフェース部のブロッ
ク図である。
ク図である。
【図３】図１のクロック分周器の回路図である。
【図４】図１の３／４進カウンターの回路図である。
【図５】図１の送信直列入出力インターフェース部の回
路図である。
路図である。
【図６】図５の第２データ送信部の回路図である。
【図７】図１の受信直列入出力インターフェース部の回
路図である。
路図である。
【図８】図７の第１データ受信部の回路図である。
【図９】従来の直列通信インターフェース回路のブロッ
ク図である。
ク図である。
１０ コーデックインターフェース部 １０−１ モジュール３カウンター １０−２ Ｔフリップフロップ １０−３ フレーム発生部 ２０ クロック分周器 ３０ クロックソース選択部 ４０ ３／４進カウンター ５０ 直列入出力インターフェース部 ５０−１ 送信直列入出力インターフェース部 ５０−２ 受信直列入出力インターフェース部 ＴＸ１，ＴＸ２ 第１，第２データ送信部 ＲＸ１，ＲＸ２ 第１，第２データ受信部 ＴＦＦ４１〜ＴＦＦ４４、ＴＦＦ５１〜ＴＦＦ５４
Ｔフリップフロップ ＩＮＶ５１，ＩＮＶ６１，ＩＮＶ８１ インバータ ＮＯＲ５１ ＮＯＲゲート ＯＲ５１〜ＯＲ５３，ＯＲ６１，ＯＲ８１ ＯＲゲー
ト ＡＮＤ６１，ＡＮＤ６２，ＡＮＤ８１，ＡＮＤ８２
ＡＮＤゲート
Ｔフリップフロップ ＩＮＶ５１，ＩＮＶ６１，ＩＮＶ８１ インバータ ＮＯＲ５１ ＮＯＲゲート ＯＲ５１〜ＯＲ５３，ＯＲ６１，ＯＲ８１ ＯＲゲー
ト ＡＮＤ６１，ＡＮＤ６２，ＡＮＤ８１，ＡＮＤ８２
ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−199266（ＪＰ，Ａ) 特開 平４−35225（ＪＰ，Ａ) 特開 平３−89719（ＪＰ，Ａ) 特開 平１−314022（ＪＰ，Ａ) 特開 平１−298816（ＪＰ，Ａ) 特開 昭64−74827（ＪＰ，Ａ) 特開 昭62−289017（ＪＰ，Ａ) 特開 昭61−80918（ＪＰ，Ａ) 特開 昭60−152128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 9/00
Claims (3)
- 【請求項１】入力される外部クロック信号に基づいて、
コーデッククロック信号及び複数のコーデックのための
同期信号を夫々出力するコーデックインターフェース部
と、 前記外部クロック信号を分周して複数の分周クロック信
号を出力するクロック分周器と、 前記コーデックインターフェース部から出力されるコー
デッククロック信号に同期されて、前記クロック分周器
から出力される複数の分周クロック信号のいずれか１つ
の分周クロック信号を選択して出力するクロックソース
選択部と、 該クロックソース選択部から出力される出力クロック信
号を受けて、３進カウント動作又は４進カウント動作を
行い、直列入出力インターフェースクロック信号を出力
する３／４進カウンターと、 該３／４進カウンターから出力される直列入出力インタ
ーフェースクロック信号及び外部からのライトイネーブ
ル信号に応じてデータを送信する送信直列入出力インタ
ーフェース部、及び前記直列入出力インターフェースク
ロック信号及び外部からのリードイネーブル信号に応じ
てデータを受信する受信直列入出力インターフェース部
を備えた直列入出力インターフェース部と、から構成さ
れたことを特徴とする直列通信インターフェース回路。 - 【請求項２】前記コーデックインターフェース部は、 外部クロック信号が入力されるモジュール３カウンター
と、 該モジュール３カウンターの出力に基づいてコーデック
クロック信号を出力するＴフリップフロップと、 前記Ｔフリップフロップからのコーデッククロック信号
に基づいて同期信号を出力するフレーム発生部と、から
構成されたことを特徴とする請求項１に記載の直列通信
インターフェース回路。 - 【請求項３】前記３／４進カウンターは、モード信号の
制御により、３進カウント動作又は４進カウント動作を
行い、 前記直列入出力インターフェース部は、前記３／４進カ
ウンターが３進カウント動作するときにデータを８ビッ
トで送受信し、前記３／４進カウンターが４進カウント
動作するときにデータを１６ビットで送受信することを
特徴とする請求項１又は請求項２に記載の直列通信イン
ターフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980020619A KR100266696B1 (ko) | 1998-06-03 | 1998-06-03 | 직렬 통신 인터페이스 회로 |
| KR20619/1998 | 1998-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000078026A JP2000078026A (ja) | 2000-03-14 |
| JP3326137B2 true JP3326137B2 (ja) | 2002-09-17 |
Family
ID=19538293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15321899A Expired - Fee Related JP3326137B2 (ja) | 1998-06-03 | 1999-06-01 | 直列通信インターフェース回路 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3326137B2 (ja) |
| KR (1) | KR100266696B1 (ja) |
| DE (1) | DE19900151A1 (ja) |
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|---|---|---|---|---|
| US6404780B1 (en) * | 1998-12-23 | 2002-06-11 | Agere Systems Guardian Corp. | Synchronizing data transfer protocol across high voltage interface |
| JP3768776B2 (ja) * | 2000-04-28 | 2006-04-19 | 株式会社ルネサステクノロジ | 回線インタフェース回路及びそれを用いた情報通信装置 |
| US6907490B2 (en) * | 2000-12-13 | 2005-06-14 | Intel Corporation | Method and an apparatus for a re-configurable processor |
| US6707399B1 (en) | 2002-10-10 | 2004-03-16 | Altera Corporation | Data realignment techniques for serial-to-parallel conversion |
| JP4322548B2 (ja) * | 2003-05-09 | 2009-09-02 | 日本電気株式会社 | データ形式変換回路 |
| KR100936445B1 (ko) * | 2008-01-11 | 2010-01-13 | 한국과학기술원 | 고속 직렬-병렬 변환시스템 및 방법 |
| KR101256886B1 (ko) | 2011-08-17 | 2013-04-22 | 국방과학연구소 | 사용자 정의 직렬통신 프로토콜을 지원하는 고속 비동기 직렬통신 제어기 |
| CN112865805B (zh) * | 2019-11-27 | 2024-04-05 | 京东方科技集团股份有限公司 | 数据传输电路、显示设备和数据传输方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52135634A (en) * | 1976-05-10 | 1977-11-12 | Hitachi Ltd | Data transfer system |
| US4408272A (en) * | 1980-11-03 | 1983-10-04 | Bell Telephone Laboratories, Incorporated | Data control circuit |
| JPS5856164A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | デ−タ処理装置 |
| US5086388A (en) * | 1988-03-18 | 1992-02-04 | Hitachi Maxell, Ltd. | Semiconductor serial/parallel-parallel/serial file memory and storage system |
| JPH06214821A (ja) * | 1992-03-02 | 1994-08-05 | Motorola Inc | 逐次自己アドレス解読機能を有するデ−タ処理システムとその動作方法 |
| US5502837A (en) * | 1992-08-11 | 1996-03-26 | Sun Microsystems, Inc. | Method and apparatus for clocking variable pixel frequencies and pixel depths in a memory display interface |
| US5935237A (en) * | 1996-05-30 | 1999-08-10 | Nec Corporation | Microprocessor capable of carrying out different data length instructions |
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