DE19900151A1

DE19900151A1 - Schnittstelleneinheit für Seriell/Parallel-Wandlung und/oder Parallel/Seriell-Wandlung

Info

Publication number: DE19900151A1
Application number: DE19900151A
Authority: DE
Inventors: Yil-Suk Yang
Original assignee: LG Semicon Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1998-06-03
Filing date: 1999-01-05
Publication date: 1999-12-09
Also published as: KR20000000775A; JP2000078026A; JP3326137B2; KR100266696B1; US6252527B1

Abstract

Serielle Kommunikationsschnittstelle, in der die Datenlängenbetriebsart wählbar ist. Basierend auf der gewählten Datenlängenbetriebsart findet Seriell/Parallel- und/oder Parallel/Seriell-Wandlung in Datenblöcken der gewählten Datenlänge statt.

Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Kommunikations schnittstellenschaltung und besonders eine Kommunikations schnittstellenschaltung, die die Auswahl der von seriell nach parallel und von parallel nach seriell gewandelten Datenmenge erlaubt.

2. Stand der Technik

Fig. 1 ist ein Blockschaltbild einer Codec-Schnittstel lenschaltung 1 (Codec: Codierer-Decodierer), die mit einer herkömmlichen seriellen Kommunikationsschnittstellenschal tung 2 verbunden ist. Wie gezeigt, sind die Codec-Schnitt stellenschaltung 1 und die herkömmliche serielle Kommunika tionsschnittstellenschaltung 2 auf unterschiedlichen Chips angeordnet, die dann miteinander verbunden werden. In Fig. 1 nimmt ein Taktteiler 20 ein Haupttaktsignal CLK und eine Anfangszählereinstellung SET auf. Der Taktteiler 20 teilt den Haupttakt CLK in eine Mehrzahl von Takten niedriger Frequenz. In Fig. 1 repräsentiert das Symbol phi den Haupt takt CLK, jedoch mit einer unterschiedlichen Phase.

Eine Taktquellenauswahleinheit 30 nimmt die vom Takt teiler 20 ausgegebene Mehrzahl von Takten auf und wählt basierend auf einem in einem Register 32 darin gespeicherten Auswahlwert einen der aufgenommenen Takte aus und gibt die sen aus. Durch Auswählen aus der Mehrzahl von aufgenommenen Takten basierend auf einem Registerwert ist beim Einstellen der Systemgeschwindigkeit Flexibilität vorhanden. Ein Ent wickler kann einfach durch Verändern des Registerwerts die Systemgeschwindigkeit ändern.

Eine Datenblockerzeugungseinheit 34 nimmt den ausge wählten Takt SCLK auf und wandelt diesen Takt in einen Takt SYNC mit noch niedrigerer Frequenz um. Der ausgewählte Takt SCLK taktet auch eine Sendeeinheit 36 und eine Empfangsein heit 38. Wie gezeigt, nimmt die Sendeeinheit 36 ein Schreib signal und ein Lesesignal auf. Die Sendeeinheit 36 kommuni ziert parallel mit einem Datenbus und besitzt einen seriel len Ausgang TXout. Die zwischen dem Datenbus und der Sende einheit 36 übertragene Menge an seriellen Daten ist fest. Die Breite der parallelen Daten ist gewöhnlich auf 8 Bit oder 16 Bit festgelegt. In der herkömmlichen seriellen Kom munikationsschnittstellenschaltung 2 von Fig. l ist die Breite als 16 Bit gezeigt.

Die Empfangseinheit 38 nimmt auch das Lesesignal auf, nimmt parallele Kommunikation vom Datenbus auf und besitzt einen seriellen Eingang RXin. Wie bei der Sendeeinheit 36 ist die Breite der von der Empfangseinheit 38 aufgenommenen parallelen Kommunikation fest und ist auf dieselbe Breite wie die Kommunikation zwischen dem Datenbus und der Sende einheit 36 festgelegt.

Die Arbeitsweise der Sendeeinheit 36 und der Empfangs einheit 38 werden nun mit Bezug auf Fig. 2 und 3 genauer beschrieben. Fig. 2 und 3 zeigen jeweils Schaltbilder der Sendeeinheit 36 und der Empfangseinheit 38.

Wie in Fig. 1 gezeigt, beinhaltet die Sendeeinheit 36 ein erstes Sendeschieberegister TX1 und ein zweites Sende schieberegister TX2. Die beiden ersten und zweiten Sende schieberegister TX1 und TX2 haben dieselbe Speicherkapazität von 8 Bit, nehmen das ausgewählte Taktsignal SCLK auf, neh men das Lesesignal auf und nehmen das Schreibsignal auf. Das erste Sendeschieberegister TX1 ist mit den acht höchstwerti gen Bits des 16 Bit breiten Datenbus verbunden und das zwei te Sendeschieberegister TX2 ist mit den acht niedrigstwerti gen Bits des 16 Bit breiten Datenbus verbunden. Der serielle Eingang des ersten Sendeschieberegisters TX1 ist mit Masse verbunden und der serielle Eingang des zweiten Sendeschiebe registers TX2 ist mit dem seriellen Ausgang des ersten Sen deschieberegisters TX1 verbunden. Der serielle Ausgang des zweiten Sendeschieberegisters TX2 dient als Ausgang der Sendeeinheit 36. Die beiden ersten und zweiten Sendeschiebe register TX1 und TX2 sind typischerweise aus acht in Reihe geschalteten 1-Bit-Schieberegistern aufgebaut.

Wird ein Schreibsignal logisch high empfangen, nehmen die ersten und zweiten Sendeschieberegister TX1 und TX2 die parallelen Daten auf dem Datenbus auf. Dann schieben die ersten und zweiten Sendeschieberegister TX1 und TX2 mit jedem Puls des ausgewählten Takts SCLK die darin gespeicher ten Daten seriell von ihren seriellen Eingängen zu ihren seriellen Ausgängen. Folglich werden, wenn die 8 Bit an parallelen Daten seriell aus dem ersten Sendeschieberegister TX1 in das zweite serielle Schieberegister TX2 geschoben werden, Daten mit dem Logikpegel low in das erste Sende schieberegister TX1 geschoben, da dessen serieller Eingang mit Masse verbunden ist. Während die im zweiten Sendeschie beregister TX2 gespeicherten Daten herausgeschoben werden, werden die seriellen Daten vom ersten Sendeschieberegister TX1 hineingeschoben. Während das Herausschieben von Daten aus dem zweiten Sendeschieberegister TX2 andauert, werden die seriellen Daten aus dem ersten Sendeschieberegister TX1 schließlich aus dem zweiten Sendeschieberegister TX2 heraus geschoben. Nach sechzehn Pulsen des ausgewählten Takts SCLK sind die durch die ersten und zweiten Sendeschieberegister TX1 und TX2 ursprünglich aufgenommenen parallelen Daten als serielle Daten ausgegeben.

Hat das Lesesignal den Logikpegel low, findet keine parallele Eingabe oder serielle Ausgabe von Daten statt. Empfangen die ersten und zweiten Sendeschieberegister TX1 und TX2 ein Lesesignal logisch high, werden die darin ge speicherten Daten parallel auf den Datenbus ausgegeben.

Mit Bezug auf Fig. 3 beinhaltet die Empfangseinheit 38 ein erstes Empfangsschieberegister RX1 und ein zweites Emp fangsschieberegister RX2. Die beiden ersten und zweiten Empfangsschieberegister RX1 und RX2 besitzen dieselbe Spei cherkapazität von 8 Bit, nehmen das ausgewählte Taktsignal SCLK auf und nehmen das Lesesignal auf. Das erste Empfangs schieberegister RX1 ist mit den acht höchstwertigen Bits des 16 Bit breiten Datenbus verbunden und das zweite Empfangs schieberegister RX2 ist mit den acht niedrigstwertigen Bits des 16 Bit breiten Datenbus verbunden. Der serielle Eingang des zweiten Empfangsschieberegisters RX2 ist mit dem seriel len Ausgang des ersten Empfangsschieberegisters RX1 verbun den. Der serielle Eingang des ersten Empfangsschieberegi sters RX1 dient als serieller Eingang der Empfangseinheit 38. Beide Schreibfreigabeeingänge der ersten und zweiten Empfangsschieberegister RX1 und RX2 sind dadurch, daß sie mit Masse verbunden, gesperrt. Die beiden ersten und zweiten Empfangsschieberegister RX1 und RX2 bestehen typischerweise aus acht in Reihe geschalteten 1-Bit-Schieberegistern.

Wird ein Lesesignal logisch high empfangen, schieben die ersten und zweiten Empfangsschieberegister RX1 und RX2 gemäß dem ausgewählten Taktsignal SCLK Daten von ihren seri ellen Eingängen zu ihren seriellen Ausgängen. Da jedes der ersten und zweiten Empfangsschieberegister RX1 und RX2 acht Bit breit ist, dauert es acht Pulse des ausgewählten Taktsi gnals SCLK, bis die Daten durch eines von den ersten und zweiten Empfangsschieberegister RX1 und RX2 gelangt sind. Nach 16 Pulsen des ausgewählten Taktsignals SCLK sind die ersten und zweiten Empfangsschieberegister RX1 und RX2 beide mit neuen seriellen Daten gefüllt. Dann übertragen die er sten und zweiten Empfangsschieberegister RX1 und RX2 die darin gespeicherten Daten parallel auf den Datenbus.

Die serielle Acht-Bit-Kommunikationsschnittstelle hat dieselbe Struktur wie die oben beschriebene serielle 16-Bit- Kommunikationsschnittstelle, außer daß die Sende- und Emp fangseinheiten in der seriellen Acht-Bit-Kommunikations schnittstelle jeweils ein einzelnes Sendeschieberegister und ein einzelnes Empfangsschieberegister beinhalten.

Abhängig von dem in Frage kommenden Design muß ein Betreiber zwischen der Verwendung einer seriellen 8- oder 16-Bit-Kommunikationsschnittstelle auswählen. Für einen Betreiber ist es jedoch wünschenswert, eine einzelne Schnitt stelle verwenden zu können und dann die Schnittstelle selektiv auf eine 8-Bit- oder 16-Bit-Betriebsart einzustel len. Obwohl als zwei Chips dargestellt, wäre es hinsichtlich der Verbesserung der Integration und der Verbesserung der Effizienz außerdem zu bevorzugen, die Codec-Schnittstellen schaltung und die serielle Kommunikationsschnittstelle auf einem einzelnen Chip zu plazieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist Aufgabe der vorliegenden Erfindung, die Nachtei le und Unzulänglichkeiten herkömmlicher serieller Kommunika tionsschnittstellen zu beheben.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine serielle Kommunikationsschnittstelle bereitzu stellen, die einem Betreiber erlaubt, zwischen dem Betrieb in Modi unterschiedlicher Bitlänge auszuwählen.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine serielle Kommunikationsschnittstelle bereitzu stellen, die auf demselben Chip auch die Funktion einer Codec-Schnittstelle bereitstellt.

Diese und andere Aufgaben der Erfindung werden erfüllt durch Bereitstellen einer Datenwandlungsschnittstelle, die umfaßt: einen Taktsignalgenerator, der als Antwort auf ein Modussignal ein Taktsignal erzeugt, wobei das Modussignal Betrieb in einer von wenigstens einer ersten und einer zwei ten Datenlängenübertragungsart angibt; einen Seriell/Paral lel-Wandler, der das Taktsignal, das Modussignal und seriel le Daten aufnimmt und die seriellen Daten in parallele Daten mit einer Datenlänge wie im Modussignal vorgegeben wandelt.

Diese und andere Aufgaben werden ferner erfüllt durch Bereitstellen einer Datenwandlungsschnittstelle, die umfaßt: einen Taktsignalgenerator, der als Antwort auf ein Modus signal ein Taktsignal erzeugt, wobei das Modussignal Betrieb in einer von wenigstens einer ersten und einer zweiten Da tenlängenübertragungsart angibt; und einen Parallel/Seriell- Wandler, der das Taktsignal, das Modussignal und parallele Daten aufnimmt und die parallelen Daten in serielle Daten mit einer Datenlänge wie im Modussignal vorgegeben wandelt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beigefügten Zeichnungen, die für ein besseres Ver ständnis der Erfindung sorgen sollen und einen Teil dieser Spezifikation bilden, zeigen Ausführungsformen der Erfindung und dienen zusammen mit der Beschreibung zur Erklärung der Prinzipien der Erfindung.

Fig. 1 ist ein Blockschaltbild einer herkömmlichen seriellen Kommunikationsschnittstellenschaltung;

Fig. 2 ist ein Schaltbild der-Sendeeinheit von Fig. 1;

Fig. 3 ist ein Schaltbild der Empfangseinheit von Fig. 1;

Fig. 4 ist ein Blockschaltbild einer Ausführungsform einer seriellen Kommunikationsschnittstelle gemäß der vor liegenden Erfindung;

Fig. 5 zeigt die Codec-Schnittstelleneinheit in Fig. 4;

Fig. 6 zeigt die Sendeeinheit von Fig. 4; und

Fig. 7 zeigt die Empfangseinheit von Fig. 4.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 4 zeigt ein Blockschaltbild einer Ausführungsform einer seriellen Kommunikationsschnittstelle gemäß der vor liegenden Erfindung. Wo die serielle Kommunikationsschnitt stelle dieser Ausführungsform dieselben Komponenten wie die serielle herkömmliche Kommunikationsschnittstelle von Fig. 1 enthält, wurden zur Bezeichnung dieser Komponenten dieselben Bezugsziffern verwendet. Wegen ihrer früheren Beschreibung wird außerdem die Arbeitsweise dieser Komponenten nicht genauer beschrieben.

Wie gezeigt, beinhaltet die serielle Kommunikations schnittstelle von Fig. 4 eine Codec-Schnittstelleneinheit 10, die den Haupttakt CLK aufnimmt und den Takt SYNC niedri ger Frequenz sowie einen Zwischenfrequenztakt CDCLK erzeugt. Fig. 5 zeigt die Codec-Schnittstelleneinheit 10 genauer. Wie gezeigt, beinhaltet die Codec-Schnittstelleneinheit 10 einen Modulo-3-Zähler 12, der gemäß dem Haupttaktsignal CLK einen Modulo-3-Zählerwert erzeugt. Ein T-Flipflop (T-FF) 14 wird ausgelöst, um bei einer ansteigenden Flanke der Ausgabe des Modulo-3-Zählers 12 einen logischen Zustand seines Ausgangs zu ändern. Folglich erzeugen der Modulo-3-Zähler 12 und das T-FF 14 einen Zwischenfrequenztakt CDCLK mit einer Frequenz, die kleiner als die des Haupttakts CLK ist. Die Datenblock erzeugungseinheit 34 erzeugt dann aus dem Zwischenfrequenz takt CDCLK den Takt SYNC niedriger Frequenz.

In Fig. 4 nimmt wiederum ein Taktteiler 20 das Haupt taktsignal CLK und eine Anfangszählereinstellung SET auf. Der Taktteiler 20 teilt den Haupttakt CLK in eine Mehrzahl von Takten niedriger Frequenz. In Fig. 4 repräsentiert das Symbol phi wie zuvor den Haupttakt CLK.

Eine Taktquellenauswahleinheit 30 nimmt die vom Takt teiler 20 ausgegebene Mehrzahl von Takten einschließlich des von der Codec-Schnittstelleneinheit 10 ausgegebenen Zwi schenfrequenztakts CDCLK und des Haupttakts CLK auf (Anmer kung: der Haupttakt und der mit phi bezeichnete Takt aus dem Taktteiler 20 sind derselbe Takt, haben jedoch unterschied liche Phase) und wählt basierend auf einem in einem Register 32 darin gespeicherten Auswahlwert einen der aufgenommenen Takte aus und gibt diesen aus. Durch Auswählen aus der Mehr zahl von aufgenommenen Takten basierend auf einem Register wert ist Flexibilität beim Einstellen der Systemgeschwindig keit vorhanden. Ein Entwickler kann einfach durch Ändern des Registerwerts die Systemgeschwindigkeit ändern.

Ein ternärer/tetradischer Zähler 40 nimmt den ausge wählten Takt SCLK, das Einstellsignal SET und ein Modus signal auf. Das Modussignal gibt an, ob die serielle Kommu nikationsschnittstelle in einem 8-Bit-Modus oder einem 16- Bit-Modus arbeiten soll. Gibt das Modussignal den Betrieb im 8-Bit-Modus an, zählt der ternäre/tetradische Zähler 40 basierend auf dem durch das Einstellsignal SET vorgegebenen Anfangswert modulo 3 gemäß dem ausgewählten Takt SCLK. Gibt das Modussignal Betrieb im 16-Bit-Modus an, zählt der ternä re/tetradische Zähler 40 basierend auf dem durch das Ein stellsignal SET vorgegebenen Anfangswert modulo 4 gemäß dem ausgewählten Takt SCLK. Fachleute werden folglich erkennen, daß der ternäre/tetradische Zähler 40 8 Pulse in einer vor bestimmten Zeitspanne erzeugt, wenn er als Modulo-3-Zähler arbeitet und in derselben vorbestimmten Zeitspanne 16 Pulse erzeugt, wenn er als Modulo-4-Zähler arbeitet. Der vom ter nären/tetradischen Zähler 40 ausgegebene Zählerstand dient als Arbeitstakt SIOCLK für eine Sendeeinheit 52 und eine Empfangseinheit 54.

Wie ferner in Fig. 4 gezeigt, nimmt die Sendeeinheit 52 ein Schreibsignal und ein Lesesignal auf. Die Sendeeinheit 52 kommuniziert parallel mit einem Datenbus und besitzt einen seriellen Ausgang TXout. Die Menge an zwischen dem Datenbus und der Sendeeinheit 52 übertragenen Daten ist nicht fest, sondern ist zwischen Breiten von 8 Bit oder 16 Bit wählbar.

Die Empfangseinheit 54 nimmt ebenfalls das Lesesignal auf, nimmt parallele Kommunikation vom Datenbus auf und besitzt einen seriellen Eingang RXin. Wie bei der Sendeein heit 52 ist die Breite der parallelen Kommunikation nicht fest sondern wählbar und wird auf dieselbe Breite wie die Kommunikation zwischen dem Datenbus und der Sendeeinheit 52 eingestellt.

Die Arbeitsweise der Sendeeinheit 52 und der Empfangs einheit 54 werden unten mit Bezug auf Fig. 6 und 7 genauer beschrieben. Fig. 6 und 7 zeigen jeweils Schaltbilder der Sendeeinheit 52 und der Empfangseinheit 54.

Wie in Fig. 6 gezeigt, beinhaltet die Sendeeinheit 52 ein erstes Sendeschieberegister TX1 und ein zweites Sende schieberegister TX2. Die ersten und zweiten Sendeschiebere gister TX1 und TX2 haben beide dieselbe Speicherkapazität von 8 Bit, nehmen den Arbeitstakt SIOCLK auf, nehmen das Lesesignal auf und nehmen das Schreibsignal auf. Das erste Sendeschieberegister TX1 ist mit den acht höchstwertigen Bits des 16 Bit breiten Datenbus verbunden und das zweite Sendeschieberegister TX2 ist mit den acht niedrigstwertigen Bits des 16 Bit breiten Datenbus verbunden. Der serielle Eingang des ersten Sendeschieberegisters TX1 ist mit Masse verbunden und der serielle Eingang des zweiten Sendeschiebe registers TX2 ist über eine erste Freigabeeinheit 60 mit dem seriellen Ausgang des ersten Sendeschieberegisters TX1 ver bunden. Der serielle Ausgang des zweiten Sendeschieberegi sters TX2 dient als die Ausgabe der Sendeeinheit 52.

Die erste Freigabeeinheit 60 beinhaltet ein erstes UND- Gatter 61, das die serielle Ausgabe des ersten Sendeschiebe registers TX1 und das Modussignal aufnimmt. Ein erster In verter 63 nimmt ebenfalls das Modussignal auf und ein zwei tes UND-Gatter 62 nimmt die Ausgabe des ersten Inverters 63 und eine Massespannung auf. Ein erstes ODER-Gatter 64 nimmt die Ausgabe der ersten und zweiten UND-Gatter 61 und 62 auf und der Ausgang des ersten ODER-Gatters 64 ist mit dem seri ellen Eingang des zweiten Sendeschieberegisters TX2 verbun den.

Wird ein Schreibsignal logisch high empfangen, nehmen die ersten und zweiten Sendeschieberegister TX1 und TX2 die parallelen Daten auf dem Datenbus auf. Dann schieben die ersten und zweiten Sendeschieberegister TX1 und TX2 mit jedem Puls des ausgewählten Takts die darin gespeicherten Daten seriell von ihren seriellen Eingängen zu ihren seriel len Ausgängen. Folglich nimmt das erste UND-Gatter 61 die seriell aus dem ersten Sendeschieberegister TX1 geschobenen acht Bit an parallelen Daten auf.

Da das zweite UND-Gatter 62 immer das Massesignal mit Logikpegel low aufnimmt, wird sein Ausgang immer auf dem Logikpegel low sein. Folglich hängt die Ausgabe des ODER- Gatters 64 ausschließlich von der Ausgabe des ersten UND- Gatters 61 ab. Das Modussignal ist auf dem Logikpegel high, wenn es die 16-Bit-Betriebsart angibt, und somit werden die Ausgabe des zweiten UND-Gatters 61 und des ersten ODER- Gatters 64 durch die serielle Ausgabe des ersten Sendeschie beregisters TX1 bestimmt. Anders ausgedrückt überträgt die erste Freigabeeinheit 60 in der 16-Bit-Betriebsart die vom ersten Sendeschieberegister TX1 ausgegebenen seriellen Daten zum seriellen Eingang des zweiten Sendeschieberegisters TX2.

Das Modussignal ist jedoch den logisch low, wenn es die 8-Bit-Betriebsart angibt. Folglich wird die Ausgabe des ersten UND-Gatters 61 immer ein Logikpegel low sein. Da das erste ODER-Gatter 64 von den beiden ersten und zweiten UND- Gattern 61 und 62 Logikpegel low als Eingaben aufnimmt, ist die Ausgabe des ersten ODER-Gatters ständig logisch low. Folglich nimmt das zweite Sendeschieberegister TX2 in der 8- Bit-Betriebsart einen Datenstrom logisch low auf. In das erste Sendeschieberegister TX1 wird ungeachtet der Betriebs art ein Datenstrom mit dem Logikpegel low geschoben, da dessen serieller Eingang mit Masse verbunden ist.

Aus der vorangehenden Beschreibung ist leicht ersicht lich, daß in der 8-Bit-Betriebsart nur die durch das zweite Sendeschieberegister TX2 aufgenommenen parallelen Daten als serielle Daten ausgegeben werden, da die erste Freigabeein heit 60 verhindert, daß die vom ersten Sendeschieberegister TX1 ausgegebenen seriellen Daten den seriellen Eingang des zweiten Sendeschieberegisters TX2 erreichen. Da außerdem der ternäre/tetradische Zähler 40 eine Modulo-3-Zählung als den Arbeitstakt SIOCLK ausgibt, hat der Arbeitstakt SIOCLK wäh rend der vorbestimmten Zeitspanne zwischen dem Eingeben paralleler Daten 8 Pulse; genug, um die parallelen Daten aus dem zweiten Sendeschieberegister TX2 zu schieben. In der 16- Bit-Betriebsart gibt der ternäre/tetradische Zähler 40 je doch eine Modulo-4-Zählung als Arbeitstakt SIOCLK aus. Wäh rend derselben vorbestimmten Zeitspanne hat der Arbeitstakt SIOCLK 16 Pulse. Da die serielle Ausgabe des ersten Sende schieberegisters TX1 im 16-Bit-Modus durch die erste Freiga beeinheit 60 an das zweite Sendeschieberegister TX2 übertra gen wird, werden während der vorbestimmten Zeitspanne die durch die beiden ersten und zweiten Sendeschieberegister TX1 und TX2 aufgenommenen parallelen Daten ausgegeben.

Wenn die ersten und zweiten Sendeschieberegister TX1 und TX2 ein Lesesignal logisch high empfangen, werden die darin gespeicherten Daten parallel auf den Datenbus ausgege ben, und wenn die Schreib- und Lesesignale beide logisch low sind, findet keine Operation statt.

Mit Bezug auf Fig. 7 beinhaltet die Empfangseinheit 54 ein erstes Empfangsschieberegister RX1 und ein zweites Emp fangsschieberegister RX2. Die ersten und zweiten Empfangs schieberegister RX1 und RX2 haben beide dieselbe Speicherka pazität von 8 Bit, nehmen den Arbeitstakt SIOCLK auf und nehmen das Lesesignal auf. Das erste Empfangsschieberegister RX1 ist mit den acht höchstwertigen Bits des 16 Bit breiten Datenbus verbunden und das zweite Empfangsschieberegister RX2 ist mit den acht niedrigstwertigen Bits des 16 Bit brei ten Datenbus verbunden. Der serielle Eingang des zweiten Empfangsschieberegisters RX2 ist über eine zweite Freigabe einheit 80 selektiv mit der seriellen Eingabe oder der seri ellen Ausgabe des ersten Empfangsschieberegisters RX1 ver bunden. Der serielle Eingang des ersten Empfangsschieberegi sters RX1 dient als serieller Eingang für die Empfangsein heit 54. Beide Schreibfreigabeeingänge der ersten und zwei ten Empfangsschieberegister RX1 und RX2 sind dadurch ge sperrt, daß sie mit Masse verbunden sind.

Die zweite Freigabeeinheit 80 beinhaltet ein drittes UND-Gatter 81, das die serielle Ausgabe des ersten Empfangs schieberegisters RX1 und das Modussignal aufnimmt. Ein zwei ter Inverter 83 nimmt ebenfalls das Modussignal auf und ein viertes UND-Gatter 82 nimmt die Ausgabe des zweiten Inver ters 83 und die in das erste Empfangsschieberegister RX1 eingegebenen seriellen Daten auf. Ein zweites ODER-Gatter 84 nimmt die Ausgaben der dritten und vierten UND-Gatter 81 und 82 auf.

Das Modussignal ist auf dem Logikpegel high, wenn es die 16-Bit-Betriebsart angibt. Die Ausgabe des zweiten In verters 83 ist auf dem Logikpegel low und als Ergebnis davon ist die Ausgabe des vierten UND-Gatters 82 ungeachtet des Zustands der in das erste Empfangsschieberegister RX1 einge gebenen seriellen Daten auf dem Logikpegel low. Deshalb wird die Ausgabe des zweiten ODER-Gatters 84 ausschließlich durch die Ausgabe des dritten UND-Gatters 81 bestimmt. Da das Modussignal auf dem Logikpegel high ist, wird die Ausgabe des dritten UND-Gatters 81 durch die vom ersten Empfangs schieberegister RX1 ausgegebenen seriellen Daten bestimmt. Anders ausgedrückt überträgt die zweite Freigabeeinheit 80 in der 16-Bit-Betriebsart die vom ersten Empfangsschiebere gister RX1 ausgegebenen seriellen Daten an den seriellen Eingang des zweiten Empfangsschieberegisters RX2.

Das Modussignal ist auf dem Logikpegel low, wenn es die 8-Bit-Betriebsart angibt und die Ausgabe des dritten UND- Gatters 81 ist ungeachtet des Zustands der vom ersten Emp fangsschieberegister RX1 ausgegebenen Daten auf dem Logikpe gel low. Folglich wird die Ausgabe des zweiten ODER-Gatters 84 ausschließlich durch die Ausgabe des vierten UND-Gatters 82 bestimmt. Der Ausgang des zweiten Inverters 83 ist lo gisch high und somit wird die Ausgabe des vierten UND- Gatters 82 ausschließlich durch die in das erste Empfangs schieberegister RX1 eingegebenen seriellen Daten bestimmt. Anders ausgedrückt überträgt die zweite Freigabeeinheit 80 in der 8-Bit-Betriebsart die in das erste Empfangsschiebere gister RX1 eingegebenen seriellen Daten an den seriellen Eingang des zweiten Empfangsschieberegisters RX2.

Wird ein Lesesignal logisch high empfangen, schieben die ersten und zweiten Empfangsschieberegister RX1 und RX2 gemäß dem ausgewählten Taktsignal Daten von ihren seriellen Eingängen zu ihren seriellen Ausgängen. Da jedes der ersten und zweiten Empfangsschieberegister RX1 und RX2 acht Bit breit ist, dauert es acht Pulse des Arbeitstaktsignals SIOCLK, bis Daten durch eines der ersten und zweiten Emp fangsschieberegister RX1 und RX2 gelangt sind. In der 8-Bit- Betriebsart sind die ersten und zweiten Empfangsschieberegi ster RX1 und RX2 nach 8 Pulsen des Arbeitstakts SIOCLK mit denselben neuen seriellen Daten gefüllt. Wie oben disku tiert, werden die acht Pulse des Arbeitstakts SIOCLK während einer vorbestimmten Zeitspanne empfangen. Am Ende der vorbe stimmten Zeitspanne werden die in den ersten und zweiten Empfangsschieberegistern RX1 und RX2 gespeicherten Daten parallel auf den Datenbus übertragen. Da in der 8-Bit- Betriebsart nur die unteren 8 Bit des Datenbus verwendet werden, hat die Übertragung von Daten auf die oberen 8 Bit des Datenbus keine Auswirkung.

In der 16-Bit-Betriebsart nehmen die ersten und zweiten Empfangsschieberegister RX1 und RX2 während der vorbestimm ten Zeitspanne 16 Pulse des Arbeitstakts SIOCLK auf. Als Ergebnis davon sind die beiden ersten und zweiten Empfangs schieberegister RX1 und RX2 nach 16 Pulsen des Arbeitstakt signals SIOCLK mit neuen seriellen Daten gefüllt. Da jedoch die zweite Freigabeeinheit 80 die serielle Ausgabe des er sten Empfangsschieberegisters RX1 an den seriellen Eingang des zweiten Empfangsschieberegisters RX2 übertragen hat, sind die jedes Register füllenden seriellen Daten unter schiedlich. Am Ende der vorbestimmten Zeitspanne übertragen dann die ersten und zweiten Empfangsschieberegister RX1 und RX2 die darin gespeicherten Daten parallel auf den Datenbus.

Ist das Lesesignal low, findet keine Operation statt und Änderungen des Schreibsignals haben keine Auswirkung auf die ersten und zweiten Empfangsschieberegister RX1 und RX2.

Wie oben ausführlich diskutiert, kann die serielle Kommunikationsschnittstelle gemäß der vorliegenden Erfindung entweder in einem 8-Bit-Seriell/Parallel-Wandlungsmodus oder in einem 16-Bit-Seriell/Parallel-Wandlungsmodus arbeiten und kann entweder in einem 8-Bit-Parallel/Seriell-Wandlungsmodus oder in einem 16-Bit-Parallel/Seriell-Wandlungsmodus arbei ten. Ein Fachmann wird erkennen, daß die Anzahl von Be triebsarten durch Erhöhen der Anzahl von Bits im Modus signal, Erhöhen der Breite des Datenbus und Hinzufügen von Empfangs- und Sendeschieberegistern erhöht werden kann.

Obwohl die serielle Kommunikationsschnittstelle als mit einem 16 Bit breiten Datenbus verbunden beschrieben wurde, kann die serielle Kommunikationsschnittstelle außerdem auch mit einem 8 Bit breiten Datenbus verbunden werden.

Claims

1. Datenwandlungsschnittstelle, die umfaßt:
einen Taktsignalgenerator, der als Antwort auf ein Modussignal ein Taktsignal erzeugt, wobei das Modussignal Betrieb in einer von wenigstens einer ersten und einer zwei ten Datenlängenübertragungsart angibt;
einen Seriell/Parallel-Wandler, der das Taktsignal, das Modussignal und serielle Daten aufnimmt und die seriellen Daten in parallele Daten mit einer Datenlänge wie im Modus signal vorgegeben wandelt.

2. Schnittstelle nach Anspruch l, worin die erste Daten länge 8 Bit ist und die zweite Datenlänge 16 Bit ist.

3. Schnittstelle nach Anspruch 2, worin der Taktsignalge nerator ein Modulo-3-Taktsignal erzeugt, wenn das Modus signal die erste Datenlänge angibt, und ein Modulo-4-Takt signal erzeugt, wenn das Modussignal die zweite Datenlänge angibt.

4. Schnittstelle nach Anspruch 1, worin der Taktsignalge nerator ein Modulo-3-Taktsignal erzeugt, wenn das Modus signal die erste Datenlänge angibt, und ein Modulo-4-Takt signal erzeugt wenn das Modussignal die zweite Datenlänge angibt.

5. Schnittstelle nach Anspruch 1, worin der Seriell/Paral lel-Wandler umfaßt:
eine erste Übertragungseinheit mit einer ersten Spei cherkapazität gleich der ersten Datenlänge, die einen ersten Teil der seriellen Daten speichert und den gespeicherten ersten Teil der seriellen Daten in parallele Daten der er sten Datenlänge wandelt;
eine zweite Übertragungseinheit mit einer zweiten Spei cherkapazität, wobei die Summe aus den ersten und zweiten Speicherkapazitäten gleich der zweiten Datenlänge ist und die zweite Übertragungseinheit einen zweiten Teil der seri ellen Daten speichert und den gespeicherten zweiten Teil der seriellen Daten in parallele Daten mit einer Länge, die gleich der zweiten Speicherkapazität ist, wandelt.

6. Schnittstelle nach Anspruch 5, worin der Seriell/Paral lel-Wandler ferner umfaßt:
eine Freigabe-Steuerschaltung, die basierend auf dem Modussignal steuert, ob der zweite Teil der seriellen Daten eines von dasselbe wie der und unterschiedlich von dem er sten Teil der seriellen Daten ist.

7. Schnittstelle nach Anspruch 6, worin die Freigabe- Steuerschaltung die Eingabe von seriellen Daten in die zwei te Übertragungseinheit so steuert, daß, wenn das Modussignal die erste Datenlängenübertragungsart angibt, der zweite Teil der seriellen Daten dasselbe wie der erste Teil der seriel len Daten ist und daß, wenn das Modussignal die zweite Da tenlängenübertragungsart angibt, der zweite Teil der seriel len Daten unterschiedlich vom ersten Teil der seriellen Daten ist.

8. Schnittstelle nach Anspruch 5, worin
die erste Übertragungseinheit ein erstes Schieberegi ster mit einer Länge, die gleich der ersten Datenlänge ist, beinhaltet und als Antwort auf das Taktsignal die seriellen Daten durch das erste Schieberegister schiebt und die im ersten Schieberegister gespeicherten seriellen Daten in einem vorbestimmten Intervall parallel ausgibt;
die zweite Übertragungseinheit ein zweites Schieberegi ster mit einer Länge, die gleich der zweiten Datenlänge abzüglich der ersten Datenlänge ist, beinhaltet, wobei die zweite Übertragungseinheit in einem ersten Zustand die vom ersten Schieberegister ausgegebenen seriellen Daten als Antwort auf das Taktsignal durch das zweite Schieberegister schiebt, die zweite Übertragungseinheit in einem zweiten Zustand die in das erste Schieberegister eingegebenen seri ellen Daten durch das zweite Schieberegister schiebt und die zweite Übertragungseinheit die im zweiten Schieberegister gespeicherten seriellen Daten im vorbestimmten Intervall parallel ausgibt; und
eine Zustandssteuereinheit einen Zustand der zweiten Übertragungseinheit basierend auf dem Modussignal steuert.

9. Schnittstelle nach Anspruch 8, worin die Zustandssteu ereinheit die vom ersten Schieberegister ausgegebenen seri ellen Daten aufnimmt, verhindert, daß die vom ersten Schie beregister ausgegebenen seriellen Daten in das zweite Schie beregister eingegeben werden, wenn das Modussignal die erste Datenlängenübertragungsart angibt, die in das erste Schiebe register eingegebenen seriellen Daten aufnimmt und die in das erste Schieberegister eingegebenen seriellen Daten an einen seriellen Eingang des zweiten Schieberegisters lie fert, wenn das Modussignal die erste Datenlängenübertra gungsart angibt.

10. Schnittstelle nach Anspruch 9, worin die Zustandssteu ereinheit die vom ersten Schieberegister ausgegebenen seri ellen Daten an den seriellen Eingang des zweiten Schiebere gisters liefert, wenn das Modussignal die zweite Datenlän genübertragungsart angibt, und verhindert, daß die in das erste Schieberegister eingegebenen seriellen Daten vom zwei ten Schieberegister aufgenommen werden, wenn das Modussignal die zweite Datenlängenübertragungsart angibt.

11. Schnittstelle nach Anspruch 8, worin die Zustandssteu ereinheit die vom ersten Schieberegister ausgegebenen seri ellen Daten aufnimmt, die vom ersten Schieberegister ausge gebenen seriellen Daten an einen seriellen Eingang des zwei ten Schieberegisters liefert, wenn das Modussignal die zwei te Datenlängenübertragungsart angibt, die in das erste Schieberegister eingegebenen seriellen Daten aufnimmt und verhindert, daß die in das erste Schieberegister eingegebe nen seriellen Daten vom zweiten Schieberegister aufgenommen werden, wenn das Modussignal die zweite Datenlängenübertra gungsart angibt.

12. Schnittstelle nach Anspruch 8, worin die Freigabe-Steu erschaltung umfaßt:
ein erstes UND-Gatter, das die vom ersten Schieberegi ster ausgegebenen seriellen Daten und das Modussignal auf nimmt;
einen Inverter, der das Modussignal invertiert;
ein zweites UND-Gatter, das die Ausgabe des Inverters und die in das erste Schieberegister eingegebenen seriellen Daten aufnimmt; und
ein ODER-Gatter, das die Ausgaben der ersten und zwei ten UND-Gatter aufnimmt, und wobei ein Ausgang des ODER- Gatters mit einem seriellen Eingang des zweiten Schieberegi sters verbunden ist.

13. Schnittstelle nach Anspruch 8, worin der Taktgenerator das Taktsignal mit einer ersten Anzahl von Pulsen während des vorbestimmten Intervalls erzeugt, wenn das Modussignal die erste Datenlängenübertragungsart angibt, und das Taktsi gnal mit einer zweiten Anzahl von Pulsen während des vorbe stimmten Intervalls erzeugt, wenn das Modussignal die zweite Datenlängenübertragungsart angibt.

14. Schnittstelle nach Anspruch 13, worin die erste Anzahl von Pulsen gleich der ersten Datenlänge ist und die zweite Anzahl von Pulsen gleich der zweiten Datenlänge ist.

15. Schnittstelle nach Anspruch 5, worin
die erste Übertragungseinheit die Seriell/Parallel- Wandlungsoperation basierend auf einem Lesesignal durch führt; und
die zweite Übertragungseinheit die Seriell/Parallel- Wandlungsoperation basierend auf dem Lesesignal und Ausgabe der Freigabe-Steuereinheit durchführt.

16. Datenwandlungsschnittstelle, die umfaßt:
einen Taktsignalgenerator, der als Antwort auf ein Modussignal ein Taktsignal erzeugt, wobei das Modussignal Betrieb in einer von wenigstens einer ersten und zweiten Datenlängenübertragungsart angibt;
einen Parallel/Seriell-Wandler, der das Taktsignal, das Modussignal und parallele Daten aufnimmt und die parallelen Daten in serielle Daten mit einer Datenlänge wie im Modus signal vorgegeben wandelt.

17. Schnittstelle nach Anspruch 16, worin der Parallel/ Seriell-Wandler umfaßt:
eine erste Übertragungseinheit mit einer ersten Spei cherkapazität, die gleich der ersten Datenlänge ist, die wenigstens den niedrigstwertigen Bitanteil der parallelen Daten speichert, wobei der niedrigstwertige Bitanteil eine Breite hat, die gleich der ersten Datenlänge ist, und den gespeicherten niedrigstwertigen Bitanteil als serielle Daten ausgibt;
eine zweite Übertragungseinheit mit einer zweiten Spei cherkapazität, wobei die Summe aus den ersten und zweiten Speicherkapazitäten gleich der zweiten Datenlänge ist und die zweite Übertragungseinheit einen nächsten höchstwertigen Bitanteil der parallelen Daten speichert, wobei der nächste höchstwertige Bitanteil eine Breite hat, die gleich der zweiten Speicherkapazität ist, und den nächsten höchstwerti gen Bitanteil als serielle Daten ausgibt; und
eine Übertragungssteuereinheit, die basierend auf dem Modussignal steuert, ob die von der zweiten Übertragungsein heit ausgegebenen seriellen Daten vom Parallel/Seriell- Wandler ausgegeben werden.

18. Schnittstelle nach Anspruch 17, worin die Übertragungs steuereinheit umfaßt:
ein erstes UND-Gatter, das die vom zweiten Schieberegi ster ausgegebenen seriellen Daten und das Modussignal auf nimmt;
einen Inverter, der das Modussignal invertiert;
ein zweites UND-Gatter, das die Ausgabe des Inverters und eine Spannung mit dem Logikpegel 0 aufnimmt; und
ein ODER-Gatter, das die Ausgabe der ersten und zweiten UND-Gatter aufnimmt, und wobei ein Ausgang des ODER-Gatters mit einem seriellen Eingang des ersten Schieberegisters verbunden ist.

19. Schnittstelle nach Anspruch 17, worin
die erste Übertragungseinheit die Parallel/Seriell- Wandlungsoperation basierend auf einem Schreibsignal durch führt; und
die zweite Übertragungseinheit die Parallel/Seriell- Wandlungsoperation basierend auf dem Schreibsignal und Aus gabe der Übertragungssteuereinheit durchführt.

20. Schnittstelle nach Anspruch 16, worin der Parallel/ Seriell-Wandler die parallelen Daten temporär speichert und die parallelen Daten als Antwort auf ein Schreibsignal seri ell ausgibt und die parallelen Daten als Antwort auf ein Lesesignal parallel ausgibt.