SU1138835A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее последовательно соединенные информационные регистры , причем информационные входы первого информационного регистра  вл ютс  группой информационных входов запоминающего устройства, информационные выходы последнего регистра t- группой информационных, выходов запоминающего устройства, управл ющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управл ющий выход первого информационного регистра  вл етс  управл ющим выходом устройства, и реверсивный сдвиговый регистр управлени , разр дные вькоды которого соединены с вторыми входами синхронизации соответствующих информационных регистров, отличающеес  тем, что, с целью повышени  быстродействи , в него введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управлени  соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых  вл ютс  управл ющим входом режима устройства, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемер та И и вход первого элемента НЕ  вл ютс  входом записи устройства, первый вход второго элемента И и вход второго элеменi та НЕ  вл ютс  входом считывани  устройства, выходы первого и второго (Л элементов НЕ соединены с вторыми входами соответственно второго и первого элементов И, третий, четвертый, п тый, шестой и седьмой входы реверсивного сдвигового регистра управлени   вл ютс  соответственно первым , вторым, третьим, четвертым и САЭ п тым информационными входами уст00 00 &0 СП ройства, выход первого разр да реверсивного сдвигового регистра управлени   вл етс  первым информационным выходом устройства, выход последнего разр да - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра  вл етс  управл ющим входом продвижени  информации устройства .

Description

Изобретение относитс  к вычислительной технике и цифровой автомати ке и может быть использовано дл  со пр жени  вычислительных устройств различного быстродействи  между собой и устройствами ввода-вывода, в интер(Ьейсах вычислительных систем и логических анализаторах. Известны буферные запоминающие с обслуживанием в пор д устройства - (FIFO). Устройства ке поступлени  такого типа широко используютс  дл  передачи информации между двум  независимыми устройствами, например между процессором и периферийным устройством. Устройство-передатчик и устройство-приемник обращаютс  к буферному запоминающему устройств соответственно дл  записи (загрузки информации) и чтени  (разгрузки) не зависимо, каждое со своей частотой обращени . В частности, устройствоприемник и устройство-передатчик могут синхронизироватьс  от общего источника тактовых импульсов, но об рабатывать информацию с разным быст родействием, и поэтому обращатьс  к буферному запоминающему устройств . в общем случае с существенно разной частотой. При этом дл  исключени  простоев приемника и передатчика не обходимо, чтобы буферное запоминающее устройство допускало совмещение в одном цикле загрузки и разгрузки информации. Известно стековое запоминающее устройство типа FIFO, содержащее блок последовательно соединенных ре гистров, входы которого  вл ютс  информационными входами устройства, а выходы регистров подключены через коммутатор к информационным выходам устройства, адресный дешифратор, RS-регистр управлени  и элементы И, ИЛИ, НЕ, И-НЕ 1 . Недостатки такого устройства низка  надежность, св занна  с тем, что в нем не обеспечиваетс  минимальна  гарантированна  длительность сигнала записи в информационный , регистр, и низкое быстродействие, св занное с невозможностью одновременной загрузки и разгрузки информации . Наиболее близким по технической сущности к изобретению  вл етс  буферное запоминающее устройство, со держащее п последовательно соединенных информационных регистров с буферными элементами И-НЕ и схемой управлени  из элементов И-НЕ, соединенных последовательно через первый вход схем, реверсивный сдви-говый управл ющий регистр, разр дные выходы которого соединены с вторыми входами управлени  соответствующего информационного регистра, щину считывани , соединенную с входом сдвига вправо управл ющего регистра и первым входом схемы управлени  п-го информационного регистра, шину записи, соединенную с входом сдвига влево управл ющего регистра и третьими входами схем управлени  всех информационных регистров 2. Однако известное устройство обладает недостаточным быстродействием, так как в каждом цикле обращение работает либо на считывание, либо на запись. Это определ етс  тем, что дл  сдвигового управл ющего регистра запрещена одновременна  подача сигналов сдвига влево и вправо (сигналов записи и считывани ). Цель изобретени  - повышение быстродействи  устройства. Поставленна  цель достигаетс  тем, что в буферное запоминающее устройство , содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра  вл ютс  группой информационных входов запоминаюп;его устройства, информационные выходы последнего регистра - группой информационных выходов запоминающего устройства, управл ющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управл }ощий выход первого информационного регистра  вл етс  управл ющим выходом устройства , и реверсивный сдвиговый регистр управлени , разр дные выходы которого соединены с вторыми входами синхронизации соответствующих информационных регистров, введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управлени  соединены соответственно с выходами первого и второго эле- ментов ИЛИ, первые входы которых  вл ютс  управл ющим входом режима устройства, вторые входы первого

и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемента И и вход первого элемента НЕ  вл ютс  входом записи устройства, первый вход второго элемента И и вход второго элемента НЕ  вл ютс  входом считывани  устройства , выходы первого и второго элемента НЕ соединены со вторыми входами соответственно второго и первого элементов И, третий, четвертый, п тый , шестой и седьмой входы реверсивного сдвигового регистра .управлени   вл ютс  соответственно первым, вторым, третьим, четвертым и п тым информационными входами устройства, выход первого разр да реверсивного сдвигового регистра управлени   вл етс  первым информационньтм выходом устройства, выход последнего разр да - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра  вл етс  управл ющим входом продвижени  информации устройства.

В отличие от известного в предлагаемом устройстве разрешено совмещение режимов записи и считывани  информации . Совмещение достигаетс  тем, что совместное по вление в одном такте синхронизации сигналов записи и считывани  не вызывает изменени  состо ни  регистра управлени , а совмещенный с сигналом считывани  сигнал продвижени  информации вызывает сдвиг информации в цепочке информационных регистров, которь1й происходит только в тех информационных регистрах, на вторые входы синхронизации которых поданы единичные сигналы . При этом количество зан тых информационных регистров не мен етс , а информаци  с информационных входов заноситс  в первый освобождающийс  (самый левый) информационный регистр

На фиг. t приведена блок-схема буферного запоминающего устройства; на фиг. 2 - временна  диаграмма устройства дл  случа  четырехразр дного регистра управлени .

Устройство содержит информационньй регистр 1, реверсивный сдвиговый регистр 2 управлени , первый 3 и второй 4 элементы ИЛИ, первый 5 и второй 6 элементы И, первый 7 и второй 8 элементы НЕ, группу информационных входов 9, управл ющий выход 10 устройства, первый информационный выход 11 устройства, первый информационный вход 12 устройства, управл ющий вход 13 режима устройства , вход 14 записи, вход 15 считывани  , группу информационных выходов 16 управл ющий вход 17 продвижени  информации, второй информационный выход 18, второй информационный вход 19 п тый информационный вход 20, четвертый информационный вход 21 и третий информационный вход 22 устройства .

Группа информационных входов 9 (фиг. 1)  вл етс  входом цепочки п последовательно соединенных информационных регистров 1, а группа информационных выходив 16 - выходом цепочки информационных регистров 1. Первый вход синхронизации каждого, кроме п-го, информационного регистра 1 соединен с управл ющим выходом предьщущего информационного регист- . ра, а последнего в цепочке - с управл ющим входом 17 продвижени  информации . Эти св зи служат дл  распространени  сигнала продвижени  информации по цепочке информационных регистров 1 (управл нмций выход - первый вход синхронизахщи. Второй вход синхронизации каждого 1-го информационного регистра 1 (,п, где п - число информационных регистров 1 в цепсчке ) подсоединен к выходу i-rp разр да реверсивного сдвигового регистра 2 управлени . С помощью этих св зей регистр 2 управлени  задает на каждом информационном регистре 1 один из двух режимов: пропускани  входной информации на выход или записи входной информации по отрицательному фронту сигнала на первом входе синхронизации, который информационного регистра 1 соединен с управл кицим входом 17 продвижени  информации. Управл ющий выход первого в цепочке информационного регистра 1  вл етс  управл ющим выходом 10 устройства, который при наращивании емкости буферного устройства и модульном построении соедин етс  с управл ющим входом 17 продвижени  информации левого (по отношению к рассматриваемому) модул .

Выходы первого и п-го разр дов регистра 2 управлени   вл ютс  соответственно первым 11 и вторым 18 информационными выходами устройства и служат ;у1  индикации загруткенности устройства. Первый и второй входы регистра 2 управлени   вл ютс  входами задани  его режима, который определ етс  в соответствии с табл. 1. Таблица Г Первый и второй входы регистра 2 управлени  подключены соответственно к выходам первого и второго элементов ИЛИ 3 и 4, первые входы кото рых соединены с управл ющим входом 13 режима, что позвол ет задават регистру 2 управление записи параллельной записи кода с входа 22 (п тый вход регистра 2 управлени ). Це пи прохождени  сигналов на вторые входы элементов ИЛИ 3 и 4 с входов 1 записи и 15 считывани  через элемен ты НЕ 7 и В и элементы И 5 и 6 обес печивают исключительное поступление на первьпЧ и второй входы регистра 2 управлени  не более одного единично го сигнала при любых сочетани х сиг налов на входах 14 и 15. При одновременном поступлении единичных сигналов на входы 14 и 15 и при нулевом сигнале на входе 13 на первьш и второй входы регистра 2 управлени  поступают О, что соответствует режиму Нет операции (см. табл. 1). Третий и четвертый входы регистра 2 управлени  соедине ны соответственно с первым 12 и вто рым 19 информационными входами устройства и служат дл  последовательного ввода в регистр 2 управлени  1 (справа через вход 19) или О (слева через вход 12), а дл  каскадного подключени  к выходам 11 и 18 смежных модулей при наращивани емкости устройства. Третий, шестой и седьмой входы регистра 2 управлени  соединены ссютветственно с третьим 22, четвертым 21 и п тьЕМ 20 информационными входами уст .ройства и  вл ютс  входами параллельного кода глубины буферизации, синхронизации и установки в О. Буферное запоминающее устройство работает в двух основных режимах (режим буфера с программируемой глубиной буферизации; режим стека с заполнением , начина  с выходного регистра , и продвижением информации по мере считывани ). В режиме буфера устройство работает как устройство задержки входной информации на интервал времени, определ емый поступлением на управл ющий вход 17 импульсов, число которых задаетс  кодом на входе 22. В этом режиме на вход 13 подаетс  единичный сигнал, устанавливающий через элементы ИЛИ 3 и 4 на первом и во втором входах регистра 2 двеЧ, что соответствует режиму параллельной записи в регистр 2 управлени  кода с входа 22 (см. табл. 1). Код с входа 22 записан в регистр 2 управлени  по первому импульсу синхронизации на входе 21, по следующим импульсам синхронизации происходит подтверждение записи этого кода до смены его на входе 22 или изменени  сигнала на входе 13. Код глубины буферизации на входе 22 состоит из группы нулей в младших (левых) разр дах и группы единиц в старших (правых) разр дах. Число разр дов К, зан тых единицами, определ ет число информационных регистров 1, запись в которые происходит по отрицательному фронту сигнала продвижени  информации, подаваемого на вход 17 и прохрд щего от п-го до (п-К+.1)-го информационного регистра по цепи распространени  сигнала продвижени . Продвижение информации в этой группе информационных регистров 1 по направлению от входов 9 до выходов 16 ос тцествл етс  с конца цепочки к началу: информаци  из (n-l)-ro информационного регистра 1 переписываетс  в п-й, затем из (п-2)-го -В (п-1)-й и т.д. до (п-К+1)го информационного регистра 1, в который переписьшаетс  информаци  с выхода (п-К)-го информационного регистра 1. Группа из (п-К) информационных регистров 1, которьЕм соответствуют нули в регистре 2 управлени , включена на пропускание информации и транслирует информацию с входов 9 до выходов (п-К)-го информационного регистра.

В режиме буфера величина задержки по влени  информации на выходах 16 устройства относительно вход .ней информации на входах 9 равна КТ, где К - число разр дов регистра 2 управлени , в которых записаны единицы ; Т - период поступлени  сигналов продвижени  информации на входе 17.

При функционировании устройства в режиме стека на управл ющий вход 13 режима и первый информационный вход 12 пoдaefc  нулевой сигнал, а на второй информационный вход 19 единичный . Пор док .следовани  сигналов на остальных входах и реакции на выходах иллюстрируютс  временной диаграммой (на фиг. 2). При этом дл  определенности выбрано .

Работа устройства начина&тс  с подачи сигнала установки О регистра 2 управлени  на вход 20. Этот сигнал устанавливает в нуль все разр ды регистра 2 управлени , что задает на всех информационных регистра 1 режим пропускани . После этого цепочка информационных регистров 1 транслирует на выходы 16 информацию Д1, поданную на входы 9. Дальнейша  работа устройства синхронизируетс  сигналами с входа 21, поступающими от общего дл  устройства-передатчика и устройства-приемника источника. Комбинации поступающих в каждом цикле работы на входы 14, 15 и 17 сигналов записи, считывани  и продвижени  информации вызывают соответствующее срабатывание узлов буферного запоминающего устройства. При этом единичные сигналы на входах 14 и 15 с помощью элементов НЕ 7 и 8 и элементов И 5 и 6 взаимно блокируютс , задава  при одновременном поступлении на регистре 2 управлени  режим Нет операции. Возможные комбинации управл ющих сигналов и соответствующие им функции устройства сведены в табл. 2. При этом значени ( 1 или 0) переключающихс  сигналов приведены дл  такта воздействи  сигнала синхронизации на входе 21.

Таблиц а 2

О Продвижение информа1р1и на одну позицию вправо, запись входной информации с входов 9 в освободившийс  левый информа1щонный регистр 1

1 Состо ние не измен етс  О 1 О Продвижение информации на одну позицию вправо. Освобождение левого зан того информационного регистра 1

1 1 Перевод в режим пропускани  левого зан того инфс1рйационного регистра 1

Состо ние не Аналогично реизмен етс  жиму буфера

Состо ние не измен етс 

Корректировка информации в последнем зан том регистре 1 Заполнение О Такт 3 временкрайнего ле- ной диаграммы вого зан то- (фиг. 2) го 1 разр да (сдвиг нулей вправо)

О Продвижение информации на одну позицию вправо, запись в левый незан тый информационный регистр 1 входной информации с вхоДов 9

1 Фиксаци  входной информации

с входов 9 в ближайшем незан том информационном регистре 1

f

О Продвижение информации на одну

позицию вправо, записьочередной входной информациис входов 9 в освободившийс левый регистр 1

1 Состо ние не измен етс  Дл  указани  устройству-передат чику и устройству-приемнику текуще информации о зан тости буферного з поминающего устройства на первый и второй информационные выходы 11 и 18 выведено двухразр дное слово состо ни  устройства. В табл. 3 приведена ра сшифровка двоичных кодов слова состо ни . ТаблицаЗ О о Устройство не загружено 01 Устройство загружено, но полностью 1О Запрещенна  комбинаци  пр правильном функционирован устройства 1 1 Устройство полностью загр жено

Продолжение табл.2

Заполнение 1 Входна  инфорочередного маци  дублирулевого разр -етс  в двух да (сдвиг,- соседних левых единиц влево)регистрах 1

Сдвиг единиц Такты 1,4,5,6 влево и 7 временной

диаграммыСфиг.

Состо ние не Такт 2 временизмен етс  ной диаграммы (фиг. 2)

Состо ние не измен етс  Временна  диаграмма (фиг. 2) иллюстрирует переключение выходов регистра 2. управлени  при загрузке буферного запоминающего устройства. По мере загрузки регистр 2 управлени  заполн етс  единицами, начина  с п-го разр да. При считывании информации единицы в регистре 2 управлени  сдвигаютс  по направлению к п-му разр ду, а со стороны первого разр да вдвигаютс  нули. Полна  загрузка устройства получаетс  при достижении разности количеств единичных сигналов на входах 14 и 15 величины п (в данном случае 4). Таким образом, предлагаемое устройство обладает большим быстродействием по сравнению с известным, так как считывание и запись информации в нем могут выполн тьс  за один цикл вместо двух циклов. Кроме того, предлагаемое буферное запоминающее устройство может работать в режиме буфера с программируемой глубиной буферизации; позвол ет корректировать последнюю записанную информацию; индицирует состо ние зан тости , а также позвол ет наращивать емкость устройства без изменени  структуры простым его каскадированием .

W

A2

3 o1/

2./

TJT

/J

1ф t

T

/

o/

Т/7

О

/

4

he-0/

6 A 7/

5

6

27

2

«/«г, /

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее последовательно соединенные информационные регистры, причем информационные входы первого информационного регистра являются группой информационных входов запоминающего устройства, информационные выходы последнего регистра г- группой информационных выходов запоминающего устройства, управляющий выход каждого информационного регистра, кроме первого, соединен с первым входом синхронизации предыдущего информационного регистра, управляющий выход первого информационного регистра является управляющим выходом устройства, и реверсивный сдвиговый регистр управления, разрядные выходы которого соединены с вторыми входами синхронизации соответствующих информационных регистров, о тлич ающее с я тем, что, с целью повышения быстродействия, в него введены элементы ИЛИ, элементы И и элементы НЕ, причем первый и второй входы реверсивного сдвигового регистра управления соединены соответственно с выходами первого и второго элементов ИЛИ, первые входы которых являются управляющим входом режима устройства, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами первого и второго элементов И, первый вход первого элемеь#та И и вход первого элемента НЕ являются входом записи устройства, первый вход второго элемента И и вход второго элемента НЕ являются входом считывания § устройства, выходы первого и второго элементов НЕ соединены с вторыми входами соответственно второго и первого элементов И, третий, четвертый, пятый, шестой и седьмой входы реверсивного сдвигового регистра управления являются соответственно первым, вторым, третьим, четвертым и пятым информационными входами устройства, выход первого разряда реверсивного сдвигового регистра управления является первым информационным выходом устройства, выход последнего разряда - вторым информационным выходом устройства, а первый вход синхронизации последнего информационного регистра является управляющим входом продвижения информации устройства.

   SU ..„ 1138835