KR100200489B1 - 데이타 인터페이스 장치 - Google Patents

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Abstract

본 발명은 데이터 인터페이스 장치를 공개한다. 그 장치는 비트 클럭신호에 응답하여 제2신호 처리기로부터의 2n비트의 직렬 데이터를 워드 클럭신호(좌우 판별 신호)에 응답하여 2n비트의 데이터중 상위 n비트와 하위 n비트의 데이터를 선택적으로 입력하기 위한 선택수단, 상기 비트 클럭신호에 응답하여 상기 선택수단으로부터 출력되는 상위 n비트와 하위 n비트의 데이터를 각각 쉬프딩하여 상기 상위 n비트와 하위 n비트의 데이터중 동일한 값을 가지는 x(xn)비트 데이터중 x-1비트 데이터를 버리고 상위 n-x+1비트와 하위 n-x+1비트 데이터를 제1로드 제어신호에 응답하여 저장하고 제1제어신호에 응답하여 상기 제1신호 처리기로 병력로 출력하기 위한 직/병렬 변환수단, 제2제어신호에 응답하여 상기 제1신호 처리기로부터의 2(n-x+1)비트의 병력 데이터를 입력하고, 제2로드 제어신호에 응답하여 2(n-x+1)비트 데이터를 저장하고, 쉬프팅 제어신호에 응답하여 2(n-x+1)비트의 병력 데이터를 쉬프팅하여 상기 제2신호 처리기로 직력로 출력하기 위한 병/직렬 변환수단, 및 상기 워드 클럭신호 및 채널 클럭신호를 입력하여 제1, 2로드 제어신호 및 상기 쉬프팅 제어신호를 발생하기 위한 제어수단으로 구성되어 있다.

Description

데이터 인터페이스 장치
본 발명은 데이터 인터페이스 장치에 관한 것으로, 특히 적은 수의 레지스터로 데이터를 병렬 또는 직렬로 변환할 수 있는 데이터 인터페이스 장치에 관한 것이다.
일반적으로, 병렬 데이터를 직렬 데이터로 또는 직렬 데이터를 병렬 데이터로 변환하고자 할 때 인터페이스 회로가 사용된다.
제1도는 일반적인 데이터 인터페이스 장치와 에뮬레이션 보드와의 연결관계를 나타내는 것으로, 참조부호 10은 에뮬레이션 보드를, 12는 인터페이스 장치를 각각 나타낸다.
제1도에 도시된 에뮬레이션 보드(10)에는 디지털 신호 처리기(DSP;digital signal processor)를 포함한다. 그리고, 주변기기에는 디지털 오디오 데이터를 인터페이스하기 위한 디지털 오디오 인터페이스 장치(DAIU; digital audio interfaceunit)가 있으며, DAIU는 일종의 데이터 인터페이스 장치(12)로서, 오디오 컴팩트디스크(CD; compact disk) 어플리케이션을 위한 CD-DSP또는 비디오 CD어플리케이션을 위한 MPEG(moving picture expert group)복호기 등과 같은 어플리케이션들을 외부에 둘 수 있다.
제2도는 제1도에 도시되 인터페이스 장치의 필요성을 설명하기 위한 것으로, 제1신호 처리부(20), 인터페이스 장치(22), 및 제2신호 처리부(24)로 구성된다.
제2도에 도시된 제1신호 처리부(20)는 DSP 코어(core)이고, 제2신호 처리부(24)는 예를 들면, 디지털/아날로그 변환기(DAC; digital to analog converter)와 같은 것이다. 제1신호 처리부(20)는 병렬 데이터만을 입력 및 출력하고, 제2신호처리부(24)는 직렬 데이터만을 입력 및 출력한다고 하자. 이때, 제1신호 처리부(20)의 데이터를 제2신호 처리부(24)가 처리하기 위해서는 먼저, 인터페이스 장치(22)에서 병렬 데이터가 직렬 데이터로 변환되어야 한다.
제3도a-b는 종래의 인터페이스 장치의 데이터 수신 및 변환 동작을 나타내는 레지스터의 구성도로서, 제3a도는 쉬프팅된 데이터를 저장하는 48개의 레지스터들(rxdr), 제3b도는 입력한 데이터(din)를 쉬프팅하는 48개의 레지스터들(rxsr), ext는 레지스터(rxdr)에 저장된 데이터를 외부로 출력하기 위한 출력 포트 레지스터를 각각 나타낸다.
제4도a-b는 종래의 인터페이스 장치의 데이터 송신 및 변환동작을 수행하는 레지스터의 구성도로서, EXT는 외부로부터 입력한 직렬 데이터를 저장하는 레지스터를, 제4a도는 EXT에 저장된 데이터를 로딩하여 저장하는 레지스터(txdr), 제4b도는 데이터를 쉬프팅하는 레지스터(txsr)를 각각 나타낸다.
종래의 데이터 인터페이스 장치는 서로 다른 쉬프팅 클럭을 사용하는 오디오-CD어플리케이션과 비디오-CD어플리케이션중에서 오디오-CD어플리케이션(48비트 모드)을 위해, 제3a도-제4b도에 도시된 레지스터들과 같이 각각 최대 48개의 레지스터를 필요로 한다.
그러나, 48비트 데이터중 47번째 비트부터 39번째 비트까지와 23번째 비트부터 15번째 비트까지의 비트 데이터는 모두 0이거나 모두 1인 데이터가 입력되기 때문에 48비트 데이터를 모두 저장할 필요가 없는데, 종래의 데이터 인터페이스 장치는 48비트 데이터를 모두 저장하기 위하여 48비트 레지스터를 사용하게 됨으로써 적지않은 레지스터들이 낭비되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 적은 수의 레지스터로서 인터페이스 기능을 수행할 수 있는 데이터 인터페이스 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 데이터 인터페이스 장치는 병렬 데이터를 입/출력하는 제1신호 처리기와 직렬 데이터를 입/출력하는 제2신호 처리기사이에서 상기 2(n-x+1)비트의 병렬 데이터를 직렬 데이터로 또는 상기 2n비트의 직렬 데이터를 2(n-x+1)비트의 병렬 데이터로 변환하는 데이터 인터페이스 장치에 있어서, 비트 클럭신호에 응답하여 상기 제2신호 처리기로부터의 2n비트의 직렬 데이터를 워드 클럭신호(좌우 판별 신호)에 응답하여 2n비트의 데이터중 상위 n비트와 하위 n비트의 데이터를 선택적으로 입력하기 위한 선택수단, 상기 비트 클럭신호에 응답하여 상기 선택수단으로부터 출력되는 상위 n비트와 하위 n비트의 데이터를 각각 쉬프팅하여 상기 상위 n비트와 하위 n비트의 데이터중 동일한 값을 가지는 x(xn)비트 데이터중 X-1비트 데이터를 버리고 상위 n-x+1비트와 하위 n-x+1비트의 2(n-x+1)비트 데이터를 제1로드 제어신호에 응답하여 저장하고 제1제어신호에 응답하여 상기 제1신호 처리기로 병렬로 출력하기 위한 직/병렬 변환수단, 제2제어신호에 응답하여 상기 제1신호 처리기로부터의 2(n-x+1)비트의 병렬 데이터를 입력하고, 제2로드 제어신호에 응답하여 2(n-x+1)비트 데이터를 저장하고, 쉬프팅 제어신호에 응답하여 2(n-x+1)비트의 병렬 데이터를 쉬프팅하여 상기 제2신호 처리기로 직렬로 출럭하기 위한 병/직렬 변환수단, 및 상기 워드 클럭신호 및 채널 클럭신호를 입력하여 제1, 2로드 제어신호 및 상기 쉬프팅 제어신호를 발생하기 위한 제어수단을 구비한 것을 특징으로 한다.
제1도는 일반적인 인터페이스 장치의 에뮬레이션 보드와의 연결관계를 나타내는 것이다.
제2도는 제1도에 도시된 인터페이스 장치의 필요성을 설명하기 위한 것이다.
제3a, b도는 종래의 인터페이스 장치의 데이터 수신 및 변환동작을 수행하는 레지스터의 구성을 나타내는 것이다.
제4a, b도는 종래의 인터페이스 장치의 데이터 송신 및 변환동작을 수행하는 레지스터의 구성을 나타내는 것이다.
제5도는 본 발명에 의한 데이터 인터페이스 장치의 불록도이다.
제6도는 제5도에 나타낸 제어부의 블록도이다.
제7도는 제5도에 나타낸 직병렬 변환부의 구성도이다.
제8도는 제5도에 나타낸 병직렬 변환부의 구성도이다.
제9A-E는 오디오-CD어플리케이션에서 제5도에 도시된 각 단자의 타이밍도들이다.
제10A, B도는 제6도에 도시된 제3카운터의 타이밍도들이다.
제11A -D는 비디오-CD어플리케이션에서 제5도에 도시된 각 단자의 타이밍도들이다.
제12A-D도는 오디오-CD어플리케이션에서 쉬프팅 제어신호와 쉬프팅 카운팅 신호들의 타이밍도이다.
제13A-D도는 비디오-CD어플리케이션에서 쉬프팅 제어신호와 쉬프팅 카운팅 신호들의 타이밍도이다.
제14A-D도는 로드 신호를 설명하기 위한 타이밍도이다.
이하, 첨부한 도면을 참조하여 본 발명에 의한 데이터 인터페이스 장치의 구성 및 동작을 설명하면 다음과 같다.
제5도는 본 발명에 의한 데이터 인터페이스 장치의 블록도로서, 직병렬 변환부(32), 제어부(34), 및 병직렬 변환부(36)로 구성되어 있다.
제6도는 제5도에 도시된 제어부(34)의 구성을 나타내는 블록도로서, 논리부(40), 제1카운터(42), 제2카운터(44), 및 제3카운터(46)로 구성되어 있다.
제6도에 나타낸 제어부는 채널 클럭신호(CC), 및 워드 클럭신호(WC)를 입력하여 논리부(40), 제1카운터(42), 제2카운터(44), 및 제3카운터(46)에 의해서 제1, 2로드 제어신호들(CL1, CL2), 및 쉬프팅 제어신호들(CCE)을 발생한다.
제7도는 제5도에 나타낸 직병렬 변환부(32)의 구성을 나타내는 블록도로서, 외부출력 레지스터들(EXT)(48), 수신 데이터 레지스터(50), 상부 수신 쉬프트 레지스터(52), 하부 수신 쉬프트 레지스터(54), 및 멀티플렉서(56)로 구성되어 있다.
제5도에 나타낸 직병렬 변환부(32)의 도7에 나타낸 멀티플렉서(56)는 비트 클럭(CK)의 하강 에지에 동기되어 입력단자(IN1)를 통해 직렬 데이터(SD)를 입력하며, 입력된 데이터를 제5도에 나타낸 워드 클럭(WC)에 응답하여 선택적으로 상부 또는 하부 수신 쉬프트 레지스터(52 또는 54)로 출력한다. 상부 또는 하부 수신 쉬프트 레지스터(52 또는 54)는 데이터를 입력함과 동시에 쉬프팅 제어신호(CCE)에 응답하여 쉬프팅 동작을 수행하게 된다. 각 상부 및 하부 수신 쉬프트 레지스터(53 또는 54)는 16비트의 데이터를 도시된 바와 같이 저장할 수 있다. 제어부(34)로부터 출력되는 로딩신호(CL1)에 응답하여 상부 및 하부 수신 쉬프트 레지스터(52 및 54)에 각각 저장된 데이터는 수신 데이터 레지스터(50)에 저장된다. 수신 데이터 레지스터(50)에 저장된 데이터는 입력단자(IN2)를 통해 입력되는 제어신호(C1)에 응답하여 외부 레지스터(48)로 출력된다. 외부 레지스터(48)에 저장된 데이터는 데이터버스(38)를 통해 제1신호 처리부(20)로 출력된다.
제8도는 제5도에 나타낸 병직렬 변환부(36)의 구성도로서, 외부 레지스터(EXT)(60), 송신 데이터 레지스터(62), 및 송신 쉬프트 레지스터(64)로 구성되어 있다. 외부 레지스터(60)는 제7도의 외부 레지스터(48)와 동일한 레지스터이며 번호를 달리 표시한 것 뿐이다.
제5도에 도시된 병직렬 변환부(36)는 병렬 데이터(PD)를 외부 레지스터(60)를 통해 입력한다. 외부 레지스터(60)에 저장된 데이터는 입력단자(IN3)를 통해 입력되는 제어신호(C2)에 응답하여 송신 데이터 레지스터(62)로 전송된다. 송신 데이터레지스터(62)에 저장된 데이터는 제어부(34)로부터 발생되는 로딩 신호(CL2)에 응답하여 송신 쉬프트 레지스터(64)에 저장된다. 송신 쉬프트 레지스터(64)에 저장된 데이터는 비트 클럭(CK)의 상승 에지에서 동기되어 제어부(34)로부터 제2쉬프팅 제어신호(CCE2)가 입력될 때 쉬프팅된다. 쉬프팅된 직렬 데이터는 송신 쉬프트 레지스터(64)로부터 출력단자(OUT)를 통해 제2신호 처리부(24)로 출력된다.
제5도에 도시된 제어부(34)의 동작을 첨부한 타이밍도를 참조하여 다음과 같이 설명한다.
제9A도-제9E도들은 오디오-CD어플리케이션에서, 제5도에 도시된 각 단자의 타이밍도들로서, 제9A도는 비트 클럭, 제9B도는 채널 클럭(CC), 제9C도는 워드 클럭(혹은 좌우 판별신호), 제9D도는 직병렬 변환부(32)로 입력되는 직렬 데이터, 제9E도는 병직렬 변환부(36)로부터 출력되는 직렬 데이터의 타이밍도를 각각 나타내는 것이다.
제10A도 및 제10B도는 제6도에 도시된 제3카운터(46)의 출력 신호들의 타이밍도로서, 제10A도는 카운팅 인에이블 신호를, 제10B도는 쉬프팅 제어신호의 타이밍도를 각각 나타내는 것이다.
제11A도-제11D도들은 비디오-CD어플리케이션(32비트 모드)에서 제5도에 도시된 각 단자의 타이밍도들로서, 제11A도는 비트 클럭, 제11B도는 워드 클럭, 제11C도는 직병렬 변환부(32)로 입력되는 직렬 데이터, 제11D도는 병직렬 변환부(36)로부터 출력되는 직렬 데이터의 타이밍도를 각각 나타내는 것이다.
제12A도-제12D도들은 오디오-CD어플리케이션(48비트 모드)에서 쉬프트 제어신호를 설명하기 위한 제어부(34)로 입력되는 신호들의 타이밍도들로서, 제12A도는 비트 클럭, 제12B도는 워드 클럭, 제12C도는 채널 클럭, 제12D도는 쉬프팅 카운팅 신호의 타이밍도를 각각 나타내는 것이다.
제13A도-제13C도들은 비디오-CD어플리케이션에서, 쉬프트 제어신호를 설명하기 위한 제어부(34)로 입력되는 신호들의 타이밍도들로서, 제13A도는 비트 클럭, 제13B도는 워드 클럭, 제13C도는 쉬프팅 카운팅 신호의 타이밍도를 각각 나타내는 것이다.
제14A도-제14E도들은 로딩 신호를 설명하기 위한 타이밍도들로서, 제14A도는 비트클 럭을, 제14B도는 쉬프팅 카운팅 신호를, 제14C도는 클럭신호, 제14D도는 클럭의 쉬프팅카운팅 신호를, 제14E도는 48비트의 모드 및 32비트 모드의 경우, 로딩 신호의 타이밍도를 각각 나타내는 것이다.
제6도에 도시된 제어부(34)에서 제1카운터(46)는 제9A도에 도시된 비트 클럭을 카운팅하고, 제2카운터(44)는 클럭을 카운팅하고, 제3카운터(46)는 4비트 카운터로서, 오디오-CD어플리케이션의 경우, 제9c도에 도시된 채널 클럭이 저레벨일 때, 카운팅 동작한다. 제10A도에 도시된 바와 같이 제3카운터(46)의 값이 0, 9, 10, 11, 12일 경우에 제10B도에 도시된 쉬프팅 제어신호가 제어부(34)로부터 병직렬 변환부(36)로 출력된다.
비디오-CD어플리케이션의 경우에는 제11A도-제11D도를 참조하면 32비트 레지스터로 송신 및 수신이 가능함을 알 수 있다.
제12D도 및 제13C도에 각각 나타낸 쉬프팅 카운팅 신호를 비트 클럭과 클럭으로 구분하여 다음과 같이 설명한다.
비트 클럭에서 오디오-CD의 경우, 제12B도에 도시된 워드 클럭과 제12C도에 도시된 채널 클럭이 고레벨이면 제3카운터(46)의 값이 1씩 증가하고, 비디오-CD의 겅우, 워드 클럭이 저레벨이면 제3카운터(46)의 값이 1씩 증가한다.
클럭에서 오디오-CD의 경우, 제3카운터(46)의 값이 12일 때, 제3카운터(46)의 값이 1씩 증가하고, 비디오-CD의 경우, 카운터값이 16일 때 카운터값이 1씩 증가한다.
상술한 바와 같이, 본 발명에 의한 데이터 인터페이스 장치는 내부에 총 32×S4=128개의 레지스터만을 필요로 하므로, 종래의 레지스터 수, 즉 48×S4=192개보다 64개의 레지스터를 감소할 수 있는 효과가 있다.

Claims (4)

  1. 병렬 데이터를 입/출력하는 제1신호 처리기와 직렬 데이터를 입/출력하는 제2신호 처리기사이에서 상기 2(n-x+1)비트의 병렬 데이터를 직렬 데이터로 또는 상기 2n비트의 직렬 데이터를 2(n-x+1)비트의 병렬 데이터로 변환하는 데이터 인터페이스 장치에 있어서, 비트 클럭신호에 응답하여 상기 제2신호 처리기로부터의 2n비트으 직렬 데이터를 워드 클럭신호(좌우 판별 신호)에 응답하여 2n비트의 데이터중 상위 n비트와 하위n비트의 데이터를 선택적으로 입력하기 위한 선택수단; 상기 비트 클럭신호에 응답하여 상기 선택수단으로부터 출력되는 상위 n비트와 하위 n비트의 데이터를 각각 쉬프팅하여 상기 상위 n비트와 하위 n비트의 데이터중 동일한 값을 가지는 x(xn)비트 데이터중 x-1비트 데이터를 버리고 상위 n-x+1비트와 하위 n-x+1비트의 2(n-x+1)비트 데이터를 제1로드 제어신호에 응답하여 저장하고 제1제어신호에 응답하여 상기 제1신호 처리기로 병렬로 출력하기 위한 직/병렬 변환수단; 제2제어신호에 응답하여 상기 제1신호 처리기로부터의 2(n-x+1)비트의 병렬 데이터를 입력하고, 제2로드 제어신호에 응답하여 2(n-x+1)비트 데이터를 저장하고, 쉬프팅 제어신호에 응답하여 2(n-x+1)비트의 병렬 데이터를 쉬프팅하여 상기 제2신호 처리기로 직렬로 출력하기 위한 병/직렬 변환수단; 및 상기 워드 클럭신호 및 채널 클럭신호를 입력하여 제1, 2로드 제어신호 및 상기 쉬프팅 제어신호를 발생하기 위한 제어수단을 구비한 것을 특징으로 하는 데이터 인터페이스 장치.
  2. 제1항에 있어서, 상기 선택수단은 상기 비트 클럭신호에 응답하여 상기 제2신호 처리기로부터 입력되는 데이터를 상기 워드 클럭신호(좌우 판별신호)에 응답하여 직렬로 전송되는 2n비트의 데이터중 상위 n비트의 데이터는 제1출력단자로 하위 n비트의 데이터는 제2출력단자를 통하여 출력하기 위한 멀티플렉서로 이루어진 것을 특징으로 하는 데이터 인터페이스 장치.
  3. 제2항에 있어서, 상기 직/병렬 변환수단은 상기 쉬프팅 제어신호에 응답하여 상기 제1출력단자를 통하여 입력되는 상기 상위 n비트의 직렬 데이터를 쉬프트하여 n비트 데이터중 동일한 데이터를 가지는 상위 x비트의 데이터중 x-1비트 데이터를 버리고 n-x+1비트의 데이터를 저장하기 위한 제1레지스터; 상기 쉬프팅 제어신호에 응답하여 상기 제2출력단자를 통하여 입력되는 상기 하위 n비트의 직렬 데이터를 쉬프트하여 n비트 데이터중 동일한 데이터를 가지는 상위 x비트의 데이터중 x-1비트 데이터를 버리고 n-x+1비트의 데이터를 저장하기 위한 제2레지스터; 상기 제1로드 제어신호에 응답하여 상기 제1레지스터 및 제2레지스터로부터 출력되는 2(n-x+1)비트 병렬 데이터를 저장하기 위한 제3레지스터; 및 상기 제1제어신호에 응답하여 상기 제3레지스터에 저장된 데이터를 저장하기 위한 제4레지스터에 저장하는 것을 특징으로 하는 데이터 인터페이스 장치.
  4. 제3항에 있어서, 상기 병/직렬 변환수단은 상기 제2제어신호에 응답하여 상기 제4레지스터에 저장된 2(n-x+1)비트 데이터를 저장하기 위한 제5레지스터; 및 상기 제2로드 제어신호에 응답하여 상기 제5레지스터에 저장된 데이터를 저장하고 상기 제2쉬프팅 제어신호에 응답하여 2(n-x+1)비트 데이터를 쉬프트하여 출력하기 위한 제6레지스터를 구비한 것을 특징으로 하는 데이터 인터페이스 장치.
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