JPH10177470A - データ変換回路およびデータ変換方法 - Google Patents
データ変換回路およびデータ変換方法Info
- Publication number
- JPH10177470A JPH10177470A JP33916796A JP33916796A JPH10177470A JP H10177470 A JPH10177470 A JP H10177470A JP 33916796 A JP33916796 A JP 33916796A JP 33916796 A JP33916796 A JP 33916796A JP H10177470 A JPH10177470 A JP H10177470A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- flip
- burst
- continuous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 時分割多重通信等に用いられるデータ変換回
路を、必要最小限の回路規模で構成する。 【解決手段】 バースト・クロックを並列に変換して書
き込みクロックを作成するＮビット・クロック変換２
と、ｎビットの直列なバースト・データを書き込みクロ
ックにより並列に一時記憶するＮ段１列のフリップ・フ
ロップで構成されるデータ・バッファ１と、コンティニ
アス・クロックをデコードして読み出しクロックに変換
するＭビット・デコーダ４と、読み出しクロックにより
データ・バッファ１の出力データを選択してコンティニ
アス・データとして出力するＮビット・データ・セレク
タ３と、Ｎビット・データ・セレクト３から出力された
コンティニアス・データのグリッジを取るフリップ・フ
ロップ５を備える。
路を、必要最小限の回路規模で構成する。 【解決手段】 バースト・クロックを並列に変換して書
き込みクロックを作成するＮビット・クロック変換２
と、ｎビットの直列なバースト・データを書き込みクロ
ックにより並列に一時記憶するＮ段１列のフリップ・フ
ロップで構成されるデータ・バッファ１と、コンティニ
アス・クロックをデコードして読み出しクロックに変換
するＭビット・デコーダ４と、読み出しクロックにより
データ・バッファ１の出力データを選択してコンティニ
アス・データとして出力するＮビット・データ・セレク
タ３と、Ｎビット・データ・セレクト３から出力された
コンティニアス・データのグリッジを取るフリップ・フ
ロップ５を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、時分割多重方式の
データ変換回路に関し、特に小容量のデータを扱う通信
装置に使用され、ＦＰＧＡやＧ／Ａ内にて構成する場合
に利用されるデータ変換回路およびデータ変換方法に関
する。
データ変換回路に関し、特に小容量のデータを扱う通信
装置に使用され、ＦＰＧＡやＧ／Ａ内にて構成する場合
に利用されるデータ変換回路およびデータ変換方法に関
する。
【０００２】
【従来の技術】従来、データ変換を行う回路としては、
Ｄｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯ方式等のメモリ
機能を用いたものが知られている。データ変換回路とし
て、これらのＤｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯ方
式を使用する場合、一般的にメモリ容量は大規模であ
り、メモリ機能を持たないＦＰＧＡ，Ｇ／Ａにおいて、
ＦＩＦＯやＤｕａｌ Ｐｏｒｔ ＲＡＭ機能を構成する
にしても、制御回路は高速で複雑なものであった。
Ｄｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯ方式等のメモリ
機能を用いたものが知られている。データ変換回路とし
て、これらのＤｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯ方
式を使用する場合、一般的にメモリ容量は大規模であ
り、メモリ機能を持たないＦＰＧＡ，Ｇ／Ａにおいて、
ＦＩＦＯやＤｕａｌ Ｐｏｒｔ ＲＡＭ機能を構成する
にしても、制御回路は高速で複雑なものであった。
【０００３】
【発明が解決しようとする課題】上述したように従来技
術において、データ変換回路としてＦＩＦＯおよびＤｕ
ａｌ Ｐｏｒｔ ＲＡＭを使用する場合、メモリ容量が
大規模であるために、小容量のデータを取り扱う際（使
用するメモリは小）でも、チップの大型化、コストアッ
プを招いていた。
術において、データ変換回路としてＦＩＦＯおよびＤｕ
ａｌ Ｐｏｒｔ ＲＡＭを使用する場合、メモリ容量が
大規模であるために、小容量のデータを取り扱う際（使
用するメモリは小）でも、チップの大型化、コストアッ
プを招いていた。
【０００４】また、メモリ機能を持たないＦＰＧＡ，Ｇ
／Ａにおいて、ＦＩＦＯやＤｕａｌＰｏｒｔ ＲＡＭ機
能を構成するにしても、制御回路は高速で複雑なものが
必要となり、チップのコストアップを招いていた。
／Ａにおいて、ＦＩＦＯやＤｕａｌＰｏｒｔ ＲＡＭ機
能を構成するにしても、制御回路は高速で複雑なものが
必要となり、チップのコストアップを招いていた。
【０００５】本発明の目的は、ＦＰＧＡやＧ／Ａにおい
てデータ変換回路を構成する場合に、ＦＩＦＯやＤｕａ
ｌ Ｐｏｒｔ ＲＡＭといった高速で複雑な内部制御を
必要とする大規模なメモリ機能を使用せずに、低コスト
で小型化が可能なデータ変換回路およびデータ変換方法
を提供することにある。
てデータ変換回路を構成する場合に、ＦＩＦＯやＤｕａ
ｌ Ｐｏｒｔ ＲＡＭといった高速で複雑な内部制御を
必要とする大規模なメモリ機能を使用せずに、低コスト
で小型化が可能なデータ変換回路およびデータ変換方法
を提供することにある。
【０００６】
【課題を解決するための手段】本発明のデータ変換回路
は、バースト・クロックを並列に変換して書き込みクロ
ックを作成するＮビット・クロック変換と、ｎ（ｎは自
然数）ビットの直列なバースト・データを前記書き込み
クロックにより並列に一時記憶するＮ（Ｎは自然数）段
１列のフリップ・フロップにより構成されるデータ・バ
ッファと、コンティニアス・クロックをデコードして読
み出しクロックに変換するＭ（Ｍは自然数）ビット・デ
コーダと、前記読み出しクロックにより前記データ・バ
ッファの出力データを選択してコンティニアス・データ
として出力するＮビット・データ・セレクタと、前記Ｎ
ビット・データ・セレクトから出力されたコンティニア
ス・データのグリッジを取るフリップ・フロップと、を
備えることを特徴とする。
は、バースト・クロックを並列に変換して書き込みクロ
ックを作成するＮビット・クロック変換と、ｎ（ｎは自
然数）ビットの直列なバースト・データを前記書き込み
クロックにより並列に一時記憶するＮ（Ｎは自然数）段
１列のフリップ・フロップにより構成されるデータ・バ
ッファと、コンティニアス・クロックをデコードして読
み出しクロックに変換するＭ（Ｍは自然数）ビット・デ
コーダと、前記読み出しクロックにより前記データ・バ
ッファの出力データを選択してコンティニアス・データ
として出力するＮビット・データ・セレクタと、前記Ｎ
ビット・データ・セレクトから出力されたコンティニア
ス・データのグリッジを取るフリップ・フロップと、を
備えることを特徴とする。
【０００７】また、本発明のデータ変換方法は、バース
ト・クロックを並列に変換して書き込みクロックを作成
し、バースト・データを前記書き込みクロックによりＮ
（Ｎは自然数）段１列のフリップ・フロップで構成され
たデータ・バッファに並列に一時記憶し、コンティニア
ス・クロックをデコードして読み出しクロックに変換
し、前記データ・バッファの出力を前記読み出しクロッ
クにより選択してコンティニアス・データとして出力す
ることを特徴とする。
ト・クロックを並列に変換して書き込みクロックを作成
し、バースト・データを前記書き込みクロックによりＮ
（Ｎは自然数）段１列のフリップ・フロップで構成され
たデータ・バッファに並列に一時記憶し、コンティニア
ス・クロックをデコードして読み出しクロックに変換
し、前記データ・バッファの出力を前記読み出しクロッ
クにより選択してコンティニアス・データとして出力す
ることを特徴とする。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【０００９】図１は、本発明のデータ変換回路の基本構
成を示すブロック図である。図１のデータ変換回路は、
バースト・クロックを並列に変換して書き込みクロック
を作成するＮビット・クロック変換２と、ｎ（ｎは自然
数）ビットの直列なバースト・データを書き込みクロッ
クにより並列に一時記憶するＮ（Ｎは自然数）段１列の
フリップ・フロップにより構成されるデータ・バッファ
１と、コンティニアス・クロックをデコードして読み出
しクロックに変換するＭ（Ｍは自然数）ビット・デコー
ダ４と、読み出しクロックによりデータ・バッファ１の
出力データを選択してコンティニアス・データとして出
力するＮビット・データ・セレクタ３と、Ｎビット・デ
ータ・セレクト３から出力されたコンティニアス・デー
タのグリッジを取るフリップ・フロップ５とにより構成
されている。
成を示すブロック図である。図１のデータ変換回路は、
バースト・クロックを並列に変換して書き込みクロック
を作成するＮビット・クロック変換２と、ｎ（ｎは自然
数）ビットの直列なバースト・データを書き込みクロッ
クにより並列に一時記憶するＮ（Ｎは自然数）段１列の
フリップ・フロップにより構成されるデータ・バッファ
１と、コンティニアス・クロックをデコードして読み出
しクロックに変換するＭ（Ｍは自然数）ビット・デコー
ダ４と、読み出しクロックによりデータ・バッファ１の
出力データを選択してコンティニアス・データとして出
力するＮビット・データ・セレクタ３と、Ｎビット・デ
ータ・セレクト３から出力されたコンティニアス・デー
タのグリッジを取るフリップ・フロップ５とにより構成
されている。
【００１０】次に、図１のデータ変換回路の動作につい
て説明する。Ｎビット・クロック変換２は、バースト・
クロックを並列に変換して書き込みクロックを出力す
る。入力データ（バースト・データ）は、Ｎビット・ク
ロック変換２から出力された書き込みクロックにより、
データ・バッファ１に１段目から順に書き込まれる。
て説明する。Ｎビット・クロック変換２は、バースト・
クロックを並列に変換して書き込みクロックを出力す
る。入力データ（バースト・データ）は、Ｎビット・ク
ロック変換２から出力された書き込みクロックにより、
データ・バッファ１に１段目から順に書き込まれる。
【００１１】Ｎビット・デコーダ４は、コンティニアス
・クロックを並列に変換して、データ選択信号（読み出
しクロック）を出力する。データ・バッファ１の出力デ
ータ（コンティニアス・データ）は、Ｎビット・データ
・セレクタ３において、変換するデータのスピード差お
よび１周期分のバースト・データ長から出力データの選
択（読み出し）とデータの書き込みが同一のフリップ・
フロップで行われないように設定された任意のＸ段目の
フリップ・フロップ（データ・バッファ）から順に、デ
ータ選択信号（読み出しクロック）により選択され、コ
ンティニアス・データとして出力される。以上の動作を
繰り返し行うことにより、データの変換を行う。
・クロックを並列に変換して、データ選択信号（読み出
しクロック）を出力する。データ・バッファ１の出力デ
ータ（コンティニアス・データ）は、Ｎビット・データ
・セレクタ３において、変換するデータのスピード差お
よび１周期分のバースト・データ長から出力データの選
択（読み出し）とデータの書き込みが同一のフリップ・
フロップで行われないように設定された任意のＸ段目の
フリップ・フロップ（データ・バッファ）から順に、デ
ータ選択信号（読み出しクロック）により選択され、コ
ンティニアス・データとして出力される。以上の動作を
繰り返し行うことにより、データの変換を行う。
【００１２】データ・バッファ（Ｎ段１列フリップ・フ
ロップ）１上のデータ書き込み位置と出力データ選択
（読み出し）位置をずらして動作させることにより、バ
ースト・データ長に保護段数を加えたＮ段１列のフリッ
プ・フロップでデータ・バッファを構成することがで
き、ＦＰＧＡやＧ／Ａ内にてデータ変換回路を構成する
上で、Ｄｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯの内部制
御に比べ、データの書き込み、読み出し制御を簡単に
し、必要最小限の回路を構成することができる。
ロップ）１上のデータ書き込み位置と出力データ選択
（読み出し）位置をずらして動作させることにより、バ
ースト・データ長に保護段数を加えたＮ段１列のフリッ
プ・フロップでデータ・バッファを構成することがで
き、ＦＰＧＡやＧ／Ａ内にてデータ変換回路を構成する
上で、Ｄｕａｌ Ｐｏｒｔ ＲＡＭやＦＩＦＯの内部制
御に比べ、データの書き込み、読み出し制御を簡単に
し、必要最小限の回路を構成することができる。
【００１３】
【実施例】図２は、具体的な実施例のデータ変換回路で
あり、２０ｋｂｉｔ／ｓ（５１２ｋｂｉｔ／ｓ，１２８
ｋｂｉｔ中５ｂｉｔ）を一周期とするバースト・データ
（ＢＳＴ Ｄ）を１９．２ｋｂｉｔ／ｓのコンティニア
ス・データ（ＣＮＴ Ｄ）に変換する場合の例である。
図３は、その実施例の動作を説明するためのタイムチャ
ートである。図２のデータ変換回路は、バースト・デー
タ（ＢＳＴ Ｄ）の条件とコンティニアス・データ（Ｃ
ＮＴ Ｄ）のスピードにより決定された７段１列のフリ
ップ・フロップ（Ｆ／Ｆ）で構成されたデータ・バッフ
ァ６と、バースト・クロック（ＢＳＴ ＣＬＫ）を並列
に変換し、データ・バッファ６のラッチ・クロック（Ｌ
Ｃ）０〜６とする７ビット・クロック変換７と、データ
・バッファ６のＦ／Ｆ０〜Ｆ／Ｆ６の出力ＤＯ〜ＤＯ６
を選択する７ビット・データ・セレクタ８と、コンティ
ニアス・クロック（ＣＮＴ ＣＬＫ）をデコードし、７
ビット・データ・セレクタ８に３ビットのデータ・セレ
クタ信号Ｓ０〜Ｓ２を出力する３ビット・デコーダ９
と、コンティニアス・クロック（ＣＮＴ ＣＬＫ）によ
り７ビット・データ・セレクタ８の出力ＤＯのグリッジ
除去を行うフリップ・フロップ１０とにより構成されて
いる。ＭＲは、回路の初期化に用いられる。
あり、２０ｋｂｉｔ／ｓ（５１２ｋｂｉｔ／ｓ，１２８
ｋｂｉｔ中５ｂｉｔ）を一周期とするバースト・データ
（ＢＳＴ Ｄ）を１９．２ｋｂｉｔ／ｓのコンティニア
ス・データ（ＣＮＴ Ｄ）に変換する場合の例である。
図３は、その実施例の動作を説明するためのタイムチャ
ートである。図２のデータ変換回路は、バースト・デー
タ（ＢＳＴ Ｄ）の条件とコンティニアス・データ（Ｃ
ＮＴ Ｄ）のスピードにより決定された７段１列のフリ
ップ・フロップ（Ｆ／Ｆ）で構成されたデータ・バッフ
ァ６と、バースト・クロック（ＢＳＴ ＣＬＫ）を並列
に変換し、データ・バッファ６のラッチ・クロック（Ｌ
Ｃ）０〜６とする７ビット・クロック変換７と、データ
・バッファ６のＦ／Ｆ０〜Ｆ／Ｆ６の出力ＤＯ〜ＤＯ６
を選択する７ビット・データ・セレクタ８と、コンティ
ニアス・クロック（ＣＮＴ ＣＬＫ）をデコードし、７
ビット・データ・セレクタ８に３ビットのデータ・セレ
クタ信号Ｓ０〜Ｓ２を出力する３ビット・デコーダ９
と、コンティニアス・クロック（ＣＮＴ ＣＬＫ）によ
り７ビット・データ・セレクタ８の出力ＤＯのグリッジ
除去を行うフリップ・フロップ１０とにより構成されて
いる。ＭＲは、回路の初期化に用いられる。
【００１４】図２のデータ変換回路の動作を説明する。
７ビット・クロック変換７においてバースト・データ
（ＢＳＴ Ｄ）に同期したバースト・クロック（ＢＳＴ
ＣＬＫ）を並列に変換してラッチ・クロック（ＬＣ）
０〜６を得る。入力されたバースト・データ（ＢＳＴ
Ｄ）は、ラッチ・クロック（ＬＣ）０〜６により７段１
列フリップフロップ（Ｆ／Ｆ）で構成されたデータ・バ
ッファ６のＦ／Ｆ０から順に書き込まれ（Ｆ／Ｆ６に書
き込まれた次のデータからは再度Ｆ／Ｆ０から順に書き
込まれる）、Ｆ／Ｆ０〜Ｆ／Ｆ６の出力ＤＯ０〜ＤＯ６
となる。
７ビット・クロック変換７においてバースト・データ
（ＢＳＴ Ｄ）に同期したバースト・クロック（ＢＳＴ
ＣＬＫ）を並列に変換してラッチ・クロック（ＬＣ）
０〜６を得る。入力されたバースト・データ（ＢＳＴ
Ｄ）は、ラッチ・クロック（ＬＣ）０〜６により７段１
列フリップフロップ（Ｆ／Ｆ）で構成されたデータ・バ
ッファ６のＦ／Ｆ０から順に書き込まれ（Ｆ／Ｆ６に書
き込まれた次のデータからは再度Ｆ／Ｆ０から順に書き
込まれる）、Ｆ／Ｆ０〜Ｆ／Ｆ６の出力ＤＯ０〜ＤＯ６
となる。
【００１５】３ビット・クロック・デコード９において
バースト・クロック（ＢＳＴ ＣＬＫ）に同期したコン
ティニアス・クロック（ＣＮＴ ＣＬＫ）をデコードし
てＳ０〜Ｓ２のセレクト信号を得る。ＤＯ０〜ＤＯ６
は、７ビット・データ・セレクタ８において、Ｓ０〜Ｓ
２のセレクト信号によりＤＯ６，ＤＯ１，ＤＯ２，・・
・ＤＯ５の順に選択され（ＤＯ５まで出力を選択した
後、再度ＤＯ６から順に出力データを選択する）、出力
データＤＯとなる。
バースト・クロック（ＢＳＴ ＣＬＫ）に同期したコン
ティニアス・クロック（ＣＮＴ ＣＬＫ）をデコードし
てＳ０〜Ｓ２のセレクト信号を得る。ＤＯ０〜ＤＯ６
は、７ビット・データ・セレクタ８において、Ｓ０〜Ｓ
２のセレクト信号によりＤＯ６，ＤＯ１，ＤＯ２，・・
・ＤＯ５の順に選択され（ＤＯ５まで出力を選択した
後、再度ＤＯ６から順に出力データを選択する）、出力
データＤＯとなる。
【００１６】この出力データＤＯをフリップ・フロップ
１０においてコンティニアス・クロック（ＣＮＴ ＣＬ
Ｋ）によりグリッジ除去を行った後、コンティニアス・
データ（ＣＮＴ Ｄ）として外部に出力する。
１０においてコンティニアス・クロック（ＣＮＴ ＣＬ
Ｋ）によりグリッジ除去を行った後、コンティニアス・
データ（ＣＮＴ Ｄ）として外部に出力する。
【００１７】バースト・データ（ＢＳＴ Ｄ）のデータ
書き始め位置をデータ・バッファ６のＦ／Ｆ０から行
い、コンティニアス・データ（ＣＮＴ Ｄ）のデータ読
み始め位置をデータ・バッファ６のＦ／Ｆ６から行う。
そして、同期したバースト・クロック（ＢＳＴ ＣＬ
Ｋ）とコンティニアス・クロック（ＣＮＴ ＣＬＫ）で
データの制御を行い、データ・バッファ６内の同一Ｆ／
Ｆ上でデータの読み書きが同時に行われないようにする
ことにより、データ・バッファを７段１列のフリップ・
フロップ（Ｆ／Ｆ）で構成でき、ＦＩＦＯなどのように
入力データをラッチした後のデータの高速移動制御を必
要とせず、回路を必要最小限で構成することができる。
書き始め位置をデータ・バッファ６のＦ／Ｆ０から行
い、コンティニアス・データ（ＣＮＴ Ｄ）のデータ読
み始め位置をデータ・バッファ６のＦ／Ｆ６から行う。
そして、同期したバースト・クロック（ＢＳＴ ＣＬ
Ｋ）とコンティニアス・クロック（ＣＮＴ ＣＬＫ）で
データの制御を行い、データ・バッファ６内の同一Ｆ／
Ｆ上でデータの読み書きが同時に行われないようにする
ことにより、データ・バッファを７段１列のフリップ・
フロップ（Ｆ／Ｆ）で構成でき、ＦＩＦＯなどのように
入力データをラッチした後のデータの高速移動制御を必
要とせず、回路を必要最小限で構成することができる。
【００１８】
【発明の効果】以上説明したように、本発明は、ＦＩＦ
ＯやＤｕａｌ Ｐｏｒｔ ＲＡＭのような高速制御や大
規模なメモリを使用せずにデータ変換回路を構成するこ
とができ、小容量のデータ変換を行う場合に、従来の技
術に比べ、余分なメモリ機能および高速データ制御（デ
ータ移動制御）を必要とせず、メモリ機能を持たないＧ
／ＡやＦＰＧＡ内で、必要最小限の規模でデータ変換回
路を構成することができる。
ＯやＤｕａｌ Ｐｏｒｔ ＲＡＭのような高速制御や大
規模なメモリを使用せずにデータ変換回路を構成するこ
とができ、小容量のデータ変換を行う場合に、従来の技
術に比べ、余分なメモリ機能および高速データ制御（デ
ータ移動制御）を必要とせず、メモリ機能を持たないＧ
／ＡやＦＰＧＡ内で、必要最小限の規模でデータ変換回
路を構成することができる。
【図１】本発明のデータ変換回路の基本構成を示すブロ
ック図である。
ック図である。
【図２】本発明の一実施例の具体的なデータ変換回路を
示す回路図である。
示す回路図である。
【図３】本実施例のデータ変換回路の動作を示すタイム
チャートである。
チャートである。
１ データ・バッファ ２ Ｎビット・クロック変換 ３ Ｎビット・データ・セレクタ ４ Ｍビット・デコーダ ５ フリップ・フロップ ６ データ・バッファ ７ ７ビット・クロック変換 ８ ７ビット・データ・セレクタ ９ ３ビット・デコーダ １０ フリップ・フロップ
Claims (6)
- 【請求項１】バースト・データをコンティニアス・デー
タに変換するデータ変換回路において、 Ｎ（Ｎは自然数）段１列のフリップ・フロップにより構
成されたデータ・バッファに対し、データ書き込み位置
とデータ読み出し位置を予め定められた段数分だけずら
しておくことによりデータ変換を行うことを特徴とする
データ変換回路。 - 【請求項２】前記予め定められた段数は、取り扱うデー
タのスピードおよびビット数によりデータの読み書きが
同一のフリップ・フロップ上で行われることがないよう
に定められることを特徴とする請求項１記載のデータ変
換回路。 - 【請求項３】バースト・クロックを並列に変換して書き
込みクロックを作成するＮビット・クロック変換と、 ｎ（ｎは自然数）ビットの直列なバースト・データを前
記書き込みクロックにより並列に一時記憶するＮ（Ｎは
自然数）段１列のフリップ・フロップにより構成される
データ・バッファと、 コンティニアス・クロックをデコードして読み出しクロ
ックに変換するＭ（Ｍは自然数）ビット・デコーダと、 前記読み出しクロックにより前記データ・バッファの出
力データを選択してコンティニアス・データとして出力
するＮビット・データ・セレクタと、 前記Ｎビット・データ・セレクトから出力されたコンテ
ィニアス・データのグリッジを取るフリップ・フロップ
と、を備えることを特徴とするデータ変換回路。 - 【請求項４】前記データ・バッファの出力データである
コンティニアス・データは、変換するデータのスピード
差および１周期分のバースト・データ長から出力データ
の読み出しと書き込みが同一のフリップ・フロップで行
われないように設定された段のフリップ・フロップから
順に選択されることを特徴とする請求項３記載のデータ
変換回路。 - 【請求項５】バースト・クロックを並列に変換して書き
込みクロックを作成し、 バースト・データを前記書き込みクロックによりＮ（Ｎ
は自然数）段１列のフリップ・フロップで構成されたデ
ータ・バッファに並列に一時記憶し、 コンティニアス・クロックをデコードして読み出しクロ
ックに変換し、 前記データ・バッファの出力を前記読み出しクロックに
より選択してコンティニアス・データとして出力するこ
とを特徴とするデータ変換方法。 - 【請求項６】前記データ・バッファの出力データである
コンティニアス・データは、変換するデータのスピード
差および１周期分のバースト・データ長から出力データ
の読み出しと書き込みが同一のフリップ・フロップで行
われないように設定された段のフリップ・フロップから
順に選択されることを特徴とする請求項５記載のデータ
変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33916796A JPH10177470A (ja) | 1996-12-19 | 1996-12-19 | データ変換回路およびデータ変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33916796A JPH10177470A (ja) | 1996-12-19 | 1996-12-19 | データ変換回路およびデータ変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10177470A true JPH10177470A (ja) | 1998-06-30 |
Family
ID=18324881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33916796A Pending JPH10177470A (ja) | 1996-12-19 | 1996-12-19 | データ変換回路およびデータ変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10177470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238000A (ja) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | シリアルデータ処理回路 |
-
1996
- 1996-12-19 JP JP33916796A patent/JPH10177470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238000A (ja) * | 2008-03-27 | 2009-10-15 | Fujitsu Ltd | シリアルデータ処理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7253754B2 (en) | Data form converter between serial and parallel | |
| US5262996A (en) | FIFO module | |
| US7802123B2 (en) | Data processing apparatus and method using FIFO device | |
| KR100523716B1 (ko) | 탑재되는 메모리 장치들의 수에 제한없는 레지스터 및이를 갖는 메모리 모듈 | |
| JP3068593B1 (ja) | シリアル―パラレル変換回路 | |
| CN110912549A (zh) | 一种串并转换电路及其驱动方法、显示面板 | |
| JPS59157811A (ja) | デ−タ補間回路 | |
| JP3549756B2 (ja) | ブロックインターリーブ回路 | |
| JPH10177470A (ja) | データ変換回路およびデータ変換方法 | |
| US5200647A (en) | High-speed signal multiplexing circuit for multiplexing high-speed signals | |
| JPS63108566A (ja) | デイジタルミユ−テイング回路 | |
| US6633966B1 (en) | FIFO memory having reduced scale | |
| US20020057742A1 (en) | Sorting device of variable-length code | |
| US5577005A (en) | Circuit for using chip information | |
| KR20010006850A (ko) | 스큐 포인터 발생 회로 및 방법 | |
| CA1334870C (en) | Speech synthesizer using shift register sequence generator | |
| JP3201352B2 (ja) | 同期化回路 | |
| KR100200489B1 (ko) | 데이타 인터페이스 장치 | |
| JP3254781B2 (ja) | 半導体装置 | |
| JP3115756B2 (ja) | デマルチプレクサ回路 | |
| KR0147702B1 (ko) | 고속 실행을 위한 기록용 선입선출 버퍼 | |
| KR100199187B1 (ko) | 디지탈 전송시스템의 프레임 시프트 동기회로 | |
| JP2586340B2 (ja) | 試験信号挿入回路 | |
| JPH05128898A (ja) | 半導体記憶装置 | |
| JPH10209884A (ja) | インターリーブ回路、及びデインターリーブ回路 |