KR100199187B1 - 디지탈 전송시스템의 프레임 시프트 동기회로 - Google Patents

Abstract

특정 프레임 단위로 송수신되는 데이터의 프레임 동기가 이루어 지지 않았을때 데이터를 시프트하여 프레임 동기를 실행하는 디지털 전송 시스템의 프레임 시프트 회로를 제공한다. 상기의 회로는 각각의 데이터 단자로 입력되는 직렬 데이터를 시스템 클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터 수단들과, 상기 프레임 동기회로로 부터 출력되는 슬립신호(SLIP)의 입력을 카운팅하여 프레임 시프트 데이터를 출력하는 슬립 카운팅 수단과, 상기 슬립 카운팅 수단으로부터 출력되는 프레임 시프트 데이터의 입력에 응답하여 상기 프레임 시프트 데이터에 대응된 위치의 시프트 데이터 비트를 선택하여 출력하는 선택수단들을 포함하며, 상기 슬립신호가 발생시 마다 순차 시프트된 위치의 데이터를 출력토록 동작된다.

Description

디지털 전송 시스템의 프레임 시프트 동기 회로

제1도는 종래의 디지털 전송 시스템의 프레임 시프트 동기 회로도.

제2도는 본 발명에 따른 디지털 전송 시스템의 프레임 시프트 동기 회로도.

제3도는 제2도에 도시된 일부분의 구체 회로도.

* 도면의 주요부분에 대한 부호의 설명

12∼16N : 플립플롭 18 : 앤드게이트

20 : 슬립 카운터 22,34 : 래치회로

24∼26N : 시프트레지스터 30∼32N : 멀티플렉서

본 발명은 디지털 전송 시스템의 프레임 동기 회로에 관한 것으로 특히 특정 프레임 단위로 송수신되는 데이터의 프레임 동기가 이루어지지 않았을 때 데이터를 시프트하여 프레임 동기를 실행하는 디지털 전송 시스템의 프레임 시프트 회로에 관한 것이다.

통상적으로 범용적인 디지털 전송 시스템은 직렬 데이터 스트림 혹은 병렬 데이터 스트림을 프레임 단위로 전송하는 것이 일반적이다. 이때 프레임의 단위는 특정 비트수로서 결정되어 전송되며, 송수신시 프레임 동기가 이루어지지 않는 경우에는 데이터의 송수신이 보장되지 않아 데이터를 송수신 할 수 없게 된다. 왜냐하면, 전송된 정보간의 동기를 복원, 유지하는 것은 전송 시스템에서 가장 기본이되는 과제이며, 프레임 단위로 데이터를 송수신하는 시스템에서 송수신되는 데이터를 프레임 단위로 동기를 하지 못한 경우에는 데이터를 정확히 송수신할 수 없게되기 때문이다.

프레임 동기의 방법은 하기와 같이 크게 두가지로 나뉘어진다. 첫째는 프레임 동기를 위한 정보를 전송 데이터와 함께 전송하는 방법이며, 둘째로는 프레임 동기를 위한 정보를 먼저 전송하여 프레임간의 동기를 확보한 후 원하는 데이터를 전송하는 방법이다. 그러나, 전자와 같은 방법의 경우에는 전송채널의 사용효율이 떨어지는 단점이 있었고, 후자와 같은 방법은 데이터를 전송도중 채널의 특성이 변화될 경우 이에 대처하지 못하는 문제를 초래한다. 따라서 순수 데이터만을 사용하여 프레임 동기를 복원 유지하는 기술이 요구된다.

제1도는 종래의 디지털 전송 시스템에서 사용된 프레임 시프트 동기 회로도로이다. 상기 제1도와 같이 구성된 종래의 회로는 데이터를 전송 시스템이 입력 시키는 라이트 클럭(Write clock)과 시스템 내의 데이터를 읽어내는 리이드 클럭(Read clock)을 동일한 주기의 클럭으로 사용하는 경우의 구성이다.

이와 같은 구성은, 입력되는 직렬 데이터를 시스템 클럭의 입력에 응답하여 N단계로 시프트 출력하는 플립플롭들(12∼16N)들이 직렬접속된 시프트 레지스터를 가지고 있다.

상기 시프트 레지스터를 구성하는 각 플립플롭(12∼16N)의 클럭단자(CK)에는 프레임 동기회로(도시하지 않았음)로부터 출력되는 프레임 시프트 신호인 슬립신호(SLIP)의 입력에 응답하여 시스템 클럭(CLK)을 공급하는 앤트 게이트(18)의 출력단자가 접속되어 있다.

이때 상기 슬립신호(SLIP)는 정상시 논리 하이이며, 프레임 위치에서 동기가 유실(동기 않됨)되었을때 논리 로우로 천이되는 신호이다. 즉, 프레임 동기회로에서 현재 상태의 프레임 위치에서 동기가 맞지 않을 경우 올바른 동기 위치를 찾기 위해 발생되는 프레임 시스트 신호로서 액티브 상태는 논리 로우이다.

상기 앤드 게이트(18)의 출력단자에 접속된 프레임 카운터(CNT)(20)는 논리곱되어 입력되는 시스템 클럭(CK)를 N진 카운팅하여 프레임 전송클럭으로 출력한다. 여기 상기의 N진 함은 시프트 레지스터의 시프트 갯수에 대응되는 것으로서 N개의 데이터 클럭을 카운팅하기 위함이다.

상기 프레임 카운터(20)의 출력단자에 클럭단자에 클럭단자가 접속된 래치회로(22)는 상기 프레임 카운터(20)로부터 출력되는 프레임 클럭에 응답하여 상기 시프트 레지스터의 플립플롭(12∼16N)로부터 시프트 출력되는 데이터를 동기 래치하여 프레임 데이터로서 출력한다.

상기 제1도와 같이 구성된 종래의 회로의 동작은 다음과 같이 동작한다. 프레임 동기 회로에서 슬립신호가 발생되지 않는 경우, 즉, 정상적으로 동기가 이루지는 경우에는 앤트 게이트(18)는 입력되는 시스템 클럭(CK)을 출력한다.

시프트 레지스터는 입력되는 데이터(Data)를 상기 앤트 게이트(18)로부터 출력되는 시스템 클럭(CK)에 의해 N단으로 시프트하여 래치회로(22)로 출력한다. 이때 프레임 카운터(20)는 상기 앤드 게이트(18)의 출력 클럭(CK)를 N개 카운팅하여 프레임 클럭을 래치회로(22)로 출력한다.

따라서 상기 래치회로(22)는 상기 시프트 레지스터로 부터 시프트되어 출력되는 시프트된 데이터를 상기 프레임 클럭의 입력에 응답하여 프레임 데이터(DOUT)로서 출력한다.

한편, 프레임 동기회로에서 로우 상태의 슬립신호(SLIP)가 발생되면 앤드게이트(18)가 시스템 클럭(CK)을 차단함으로써 시프트 레지스터의 클럭과 프레임 카운터(20)의 클럭이 디스에이블된다. 즉, 상기 시프트 레지스터는 데이터의 시프트 동작을 중지하며, 프레임 카운터(20)는 카운팅 동작을 중지하게 된다.

따라서 상기 프레임 카운터(20)는 실질적으로 N+1개의 데이터 클럭을 카운팅하게되며, 이로 인해 상기 제1도와 같은 구성을 갖는 프레임 시프트 회로는 하나의 데이터를 유실하는 효과를 갖는다. 그러므로 전체 프레임에서 보면 1비트의 데이터가 조로 시프트된 결과를 얻을 수 있어 동기가 이루어지지 않았을 때에는 프레임의 비트를 1비트 시프트하게 된다.

그러나 상기와 같이 동작되는 종래의 회로는 시스템 전체가 하나의 클럭에 의해서 동작할 때에는 원하는 결과를 얻을 수 있으나 리이드 클럭과 라이트 클럭이 서로 다른 경우에는 사용할 수가 없는 문제점이 발생된다.

통상적으로 전송 시스템에서 사용되는 채널 코덱(Channel code)의 경우 입력되는 데이터 프레임에 오류 정정을 위한 패리티 비트를 추가하여 전송하므로 같은 프레임의 길이를 가지는 주기가 서로 다른 클럭을 리이드 클럭과 라이트 클럭으로 사용한다.

따라서 제1도와 같은 구성을 채널 코덱에서 사용할 경우에는 프레임 동기회로에서 슬립신호가 발생될때에 라이트 클럭은 N+1개의 데이터를 클럭킹하여 하나의 프레임을 만들기 때문에 그때의 프레임은 라이트 클럭의 N+1개의 듀레이션을 가지게 된다. 이러한 동작은 라이트 클럭이 N개일때 정상 상태의 프레임 듀레이션을 갖는 리이드 클럭의 길이와 어긋나게 되어 시스템 전체의 동기가 깨어지게 되는 문제를 초래한다.

따라서 본 발명의 목적은 디지털 전송 시스템에서 수신되는 데이터의 입력만으로 프레임 동기를 복원 및 유지할 수 있도록한 프레임 시프트 회로를 제공함에 있다.

본 발명의 다른 목적은 디지털 전송 시스템에서 멀티플렉서를 이용하여 슬립 카운터의 값으로 프레임 시프트를 행하여 프레임 시프트하는 프레임 시프트 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 프레임 시프트 회로도로서, 이는 각각의 데이터 단자로 입력되는 직렬 데이터를 시스템 클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터(24∼26N)들과, 프레임 동기회로(도시하지 않았음)으로부터 출력되는 슬립신호(SLIP)의 입력을 카운팅하여 프레임 시프트 데이터를 출력하는 슬립 카운터(36)와, 상기 시프트 레지스터들(24∼26N)로부터 시프트된 데이터들을 각각의 입력단자로 입력하며 상기 슬립 카운터(36)로부터 출력되는 프레임 시프트 데이터의 입력에 응답하여 순차 증가된 상위 비트의 데이터를 선택하여 출력하는 멀티플렉서들(30∼32N)과, 상기 멀티플렉서들(30∼32N)로부터 각각 출력되는 데이터를 상기 시스템 클럭에 동기하여 프레임 데이터를 출력하는 래치회로(34)로 구성한다.

제3도는 제2도에 도시된 일부분의 구체 회로도로서, 이는 제2도에서 시프트 레지스터(24)와 멀티플렉서(30) 및 슬립 카운터(36)의 유기적인 연결관계와 시프트 레지스터(24)의 상세 구성을 도시하고 있다.

이의 구성을 살피면, 시프트 레지스터(24)는 적어도 하나 이상의 플립플롭들(12∼16N)이 직력 접속되어 입력되는 직렬 데이터(Data)시스템 클럭(CLK)의 입력에 응답하여 N단계 시프트 출력한다.

멀티플렉서(30)는 상기 시프트 레지스터(24)의 각 출력단자에 접속되어 있으며, 상기 슬립 카운터(36)로 부터 출력되는 프레임 시프트 데이터에 대응된 위치의 시프트 데이터 비트를 선택하여 출력한다.

그리고, 슬립 카운터(36)는 프레임 동기 회로로부터 출력되는 슬립신호(SLIP)를 카운팅하여 프레임 시프트 데이터를 상기 멀티플렉서(30) 및 그 이외의 멀티플렉서의 선택신호로 출력한다.

상기 제2도 및 제3도에서 시프트 레지스터는 N-1단의 시프트를 행하며, 멀티플렉서들은 Nx1의 입출력을 갖으며, 슬립 카운터(36)는 입력되는 슬립신호(SLIP)을 N카운트하는 카운터이다.

이하 본 발명에 따른 제2도 및 제3도의 동작을 상세히 설명함에 있어, 우선 제3도의 동작을 설명한다.

지금, 플립플롭(12∼16N)들로 구성된 N-1단의 시프트 레지스터(24)에 직렬의 데이터(Data)가 입력되는 상태에서 시스템 클럭(CLK)가 입력되면 상기 플립플롭(12∼16N)들 각각은 입력되는 직렬 데이터를 각각 지연 시프트하여 각각의 출력단자(Q1∼QN)를 통해 멀티플렉서(30)로 출력한다. 따라서 상기 멀티플렉서(30)는 상기 시프트 레지스터(24)에 의해 지연된 데이터와 현재 입력되는 데이터(Data)을 입력하게 된다.

이때 프레임 동기회로로 부터 슬립신호(SLIP)가 출력되지 않으면 슬립 카운터(36)는 초기값(예를들면, 초기화된 값으로 십진수로 0의 값)을 출력한다. 따라서 초기의 상태에서 상기 멀티플렉서(30)는 다수의 입력단자(I0∼IN)중 입력단자(I0)로 입력되는 데이터(D0)를 상기 슬립 카운터(36)의 초기값에 의해 선택하여 출력한다.

상기와 같이 동작하는 상태에서 프레임 동기회로로부터 동기가 깨졌다는 의미를 가지는 슬립신호(SLIP)가 발생되면 슬립 카운터(36)는 상기 슬립신호(SLIP)의 입력을 업 카운트하여 멀티플렉서(30)의 선택제어신호로 출력한다. 따라서 이와 같이 동작되는 슬립 카운터(36)는 슬립신호(SLIP)의 발생에 따라 출력값을 변화시키어 멀티플렉서(30)의 선택제어신호로 출력함을 알 수 있다.

상기와 같이 슬립 카운터(36)가 프레임 동기회로로부터 출력되는 슬립신호(SLIP)을 카운트하여 증가된 프레임 시프트 데이터를 멀티플렉서(30)의 선택신호로 출력하면, 상기 멀티플렉서(30)는 다수의 입력단자(I0∼IN)중 상기 증가된 프레임 시프트 데이터에 대응된 위치의 데이터 비트의 입력단자로 입력되는 데이터를 선택하여 출력한다. 예를 들어 슬립 카운터(36)로부터 출력되는 프레임 시프트 데이터가 1이라면 상기 멀티플렉서(30)는 상기 프레임 시프트 데이터 1의 입력에 응답하여 두번째 데이터 입력단자(11)로 입력되는 데이터를 선택하여 출력한다.

따라서 상기 멀티플렉서(30)는 상기 슬립 카운터(36)로부터 출력되는 프레임 시프트 데이터에 대응된 시프트 위치의 데이터를 선택하여 출력함으로써, 슬립신호(SLIP)의 입력 갯수에 대응하여 프레임 데이터를 시프트한다.

상기한 제3도의 동작을 참조하여 제2도의 동작을 설명하면 하기와 같다.

N단의 시프트 레지스터들(24∼26N)의 각 단의 출력단자(Q0∼QN)로부터 출력된 시트 데이터들은 전술한 바와같이 멀티플렉서들(30∼32N)의 입력단자에 각각 입력된다. 상기 멀티플렉서들(30~32N)의 출력은 프레임 동기회로에서 슬립신호(Slip)가 발생함에 따라 변화되는 슬립 카운터(36)의 출력에 의해 선택된다.

이때 상기 시프트 레지스터들(24∼26N)로 각각 입력되는 데이터는 직렬로 입력되므로 시프트 레지스터들(24∼26N) 각각의 시트 출력단자(Q0∼QN)의 출력은 현재의 프레임 위치에서 0비트, 1비트,..., n비트로 시프트 한 형태의 프레임 데이터로 이루어지게 된다.

시스템이 초기 상태에서는 슬립 카운터(36)의 출력은 0임으로서 멀티플렉서들(30∼32N)들의 초기의 출력은 각각의 시프트 레지스터(24∼26N)로 입력되는 0비트 위치의 데이터가 선택되어 출력된다. 이때 상기 시프트 레지스터들(24∼26N)의 갯수와 멀티플렉서들(30∼36N)의 갯수가 N개임으로써 래치회로(34)로는 매 시스템 클럭(CLK)가 입력시 마다 N비트의 데이터가 입력된다.

상기와같이 시프트 레지스터들(24∼26N)의 입력단자로 입력되는 0비트 위치의 데이터가 각각의 멀티플렉서들(30∼36N)에 의해 선택되어 n비트씩 출력되다가 프레임 동기회로에서 슬립신호(SLIP)가 발생되면, 슬립 카운터(36)의 카운트값이 1 증가되어 진다. 이때 상기 멀티플렉서(30∼36N) 각각은 시프트 레지스터(24∼26N)들로 부터 출력되는 N비트의 출력중 첫번째 출력단자(Q1)의 출력을 각각 선택하여 래치회로(34)로 출력한다. 이는 현재 프레임 위치에서 1클럭 지연된 데이터가 출력되는 결과이므로 프레임이 시프트 되는 효과를 얻게 된다.

상기 멀티플렉서들(30∼36N)의 출력단자에 접속된 래치회로(34)는 시스템 클럭(CLK)의 입력에 의해 입력되는 데이터를 클럭킹하여 출력한다. 따라서 상기의 래치회로(34)는 프레임 시프트되어 시스템 클럭에 동기된 데이터를 버퍼링함을 알수 있다.

상술한 바와 같이 본 발명은 순수하게 입력되는 데이터만으로써 프레임 동기를 복원 유지함으로써 시스템의 라이트 클럭과 시스템내의 데이터를 리이드하는 클럭을 동일한 클럭으로 사용할 수 있고, 디지털 전송 시스템에서 고안된 회로를 채용하여 동기회로를 구성할 경우 프레임 동기를 위한 추가적 정보없이 동기가 가능하여 채널 이용을 극대화 할 수 있으며, 또 전송도중에 채널의 특성이 변화하여 전송데이터의 동기상태가 변화하더라도 이에 적응하여 동기회복이 가능한 이점이 있다.

Claims (3)

1. 수신되는 데이터의 동기 여부를 검색하여 비동기를 이룰때 슬립신호를 발생하는 프레임 동기회로를 구비한 디지털 전송 시스템의 프레임 시프트 동기 회로에 있어서, 각각의 데이터 단자로 입력되는 직렬 데이터를 시스템 클럭의 입력에 응답하여 시프트 출력하는 시프트 레지스터 수단들과 상기 프레임 동기회로로 부터 출력되는 슬립신호(SLIP)의 입력을 카운팅하여 프레임 시프트 데이터를 출력하는 슬립 카운팅 수단과, 상기 슬립 카운팅 수단으로부터 출력되는 프레임 시프트 데이터의 입력에 응답하여 상기 프레임 시프트 데이터에 대응된 위치의 시프트 데이터 비트를 선택하여 출력하는 선택수단들로 구성되어 상기 슬립신호가 발생시 마다 순차 시프트된 위치의 데이터를 출력함을 특징으로 하는 디지털 전송 시스템의 프레임 시프트 동기 회로.
2. 제1항에 있어서, 상기 선택수단들로 부터 각각 출력된 데이터를 상기 시스템 클럭에 동기하여 버퍼링하는 전송수단을 더 포함함을 특징으로 하는 디지털 전송 시스템의 프레임 시프트 동기 회로.
3. 제2항에 있어서, 상기 전송수단은, 시스템 클럭의 입력에 응답하여 상기 선택수단들로 부터 각각 선택 출력되는 데이터들을 래치하여 출력하는 래치회로임을 특징으로 하는 디지털 전송 시스템의 프레임 시프트 동기 회로.