JP3578690B2 - 可変周期カウンタおよび位相変動追従型分離回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、可変周期カウンタおよび位相変動追従型分離回路に関する。
【0002】
【従来の技術】
可変周期カウンタとは、汎用ディジタル回路の1つであるカウンタのうちで、外部からの制御入力によって、動作周期を変更し、出力の位相を変更することができるカウンタである。なお、カウンタと全く同じ回路が、用途によっては、分周回路と称される場合もある。
【0003】
特に、ディジタル通信機器の上位機種である大容量ATM交換機等においては、多重化されたデータの区切りを管理するフレーム同期やデータの待ち合わせを行うバッファ回路のアドレスを管理するポインタ機能のために、カウンタが多用されている。
【0004】
通信の連続性を維持させたいという要求を満足させるためには、到来するデータのフレーム位相が高速で切り替わっても、送受信を中断することなしに、再同期し、動作を継続することができ、10ギガビット/秒という高周波動作が可能なカウンタが必要になる。
【0005】
上記カウンタを使用する上位回路の1つが分離回路であり、特に、入力された直列信号に含まれているデータ区切りを示すパタンを検出し、この検出されたデータ区切りを示すパタンを目印にして、上記分離回路が出力したビットの並び方を、上記データ区切とそろえる機能を有するフレーム同期付き分離回路は、本発明の典型的な適用分野である。
【0006】
上記フレーム同期付き分離回路は、動作周波数を制限等するために、単一の情報リンクを、いくつかの信号線に分け、並列処理を可能とする用途にあっては、別名、直並列変換回路とも称される回路である。
【0007】
ところで、カウンタは、同期式(シンクロナス)カウンタと、リプルカウンタとに大別される。
【0008】
同期式(シンクロナス)カウンタは、ホールドまたはプリロードの機能によって、連続動作中に周期を変更することが、標準的な回路によって可能であるが、桁数が大きくなる程、最高動作周波数が低下するという問題がある。
【0009】
リプルカウンタの一般な回路は、周期の変更ができず、どうしても位相を変更する場合は、動作が中断する非同期リセットを行うしかない代わりに、桁数が増加しても最高動作周波数が低下しないという利点を有する。
【0010】
特願平5−100111号公報に開示されている発明は、リプルカウンタの最下位桁に制御信号を与え、Tフリップフロップ出力との排他的論理和をとることによって、制御信号の切り替え毎に、1クロックサイクルづつ、カウンタの動作周期を遅延させることによって、最高動作周波数の低下を伴わずに、連続動作中の位相調整が可能である。
【0011】
しかし、特願平5−100111号公報に開示されている発明において、2クロックサイクル分以上の位相調整を行うには、上記1クロックサイクル刻みの位相調整動作を反復する必要があるので、位相調整が頻繁に発生する条件では、使用することができないという問題がある。
【0012】
図9は、桁毎にホールド機能を有する従来の3桁の同期式カウンタC11を示す回路図である。
【0013】
全ての下位桁とホールド制御信号とを入力するANDゲートが、最上位桁の制御に用いられ、動作周波数の制限要因になる。
【0014】
上記3桁の同期式カウンタC11において、上記動作周波数の制御要因となるANDゲートは、3入力ANDゲートG22である。長大なデータを転送・処理する回路において実用されるカウンタ長は、10桁以上に及ぶ場合があり、その場合、動作可能周波数は、リプルカウンタの数分の1に低下するという問題がある。
【0015】
図10は、特願平5−100111号公報に開示されている従来の3桁のカウンタC12を示す図である。
【0016】
同期式カウンタによれば、フレーム同期の制御機能を比較的自由に構成できるが、上記従来の3桁の同期式カウンタC11を用いて、フレーム同期付き分離回路を構成すると、当然カウンタの動作周波数に性能が制限されるという問題があり、一方、特願平5−100111号公報に開示されている一時停止入力付きリプルカウンタC12を使用すれば、直列入力の位相が繰り上がったときに、同期回復までに最悪、(データ区切り長−1)回のカウンタ一時停止動作の反復が必要であるので、その間に到着した信号を正常に分離することができないという問題がある。
【0017】
【発明が解決しようとする課題】
近年、長大なデータを高速で転送・処理する回路の必要性が高まり、データ長の管理やフレーム同期等と呼称される頭出し動作の制御に多用される位相調整機能付きカウンタも、桁数が増加しているにも拘わらず、高速動作が要求されている。
【0018】
たとえば、初期のディジタル通信網では、動作周波数が8MHz、周期が1024タイムスロットであり、フレーム同期は起動時のみ必要であるという仕様が一般的であったが、最近では、動作周波数が10GHz、周期が数千タイムスロットという要求仕様が現れるようになっている。従来回路を使用し、半導体素子の性能向上に頼っていたのでは、上記要求仕様を満たすことができないという問題がある。
【0019】
本発明は、運用中に信号の伝搬遅延が変動する等の外部条件が変化しても、位相を頻繁に調整することができ、また、桁数が増加しても、動作周波数が低下しない可変周期カウンタを提供することを目的とするものである。
【0020】
また、本発明は、運用中に直列信号の位相が変動したときに、分離回路の動作位相を追従させる動作に制限がなく、最悪の場合でも多くの入力データが失われることがなく、半導体技術の上限付近の動作周波数でも、直列信号の位相の変動に追従することができる位相変動追従型分離回路を提供することを目的とするものである。
【0021】
【課題を解決するための手段】
請求項1記載の発明である可変周期カウンタは、各桁が、1個のTフリップフロップと、1個のDフリップフロップと、1個の排他的論理和ゲートとによって構成されている。
【0022】
ここで、TフリップフロップとDフリップフロップとは、共通のクロック入力によって駆動される。上記クロック入力は、その最下位桁は、外部から供給され、その他の桁は、隣接する下位桁の出力信号が使用され、Tフリップフロップの出力信号とDフリップフロップの出力信号とは、排他的論理和ゲートの入力信号になり、排他的論理和ゲートの出力信号が、当該桁の出力信号になり、各桁のDフリップフロップには、外部からの制御信号が印加される。
【0023】
また、請求項2記載の発明である位相変動追従型分離回路は、上記可変周期カウンタと、1:2分離回路を上記可変周期カウンタの桁数と等しい段数だけ使用している主分離回路と、位相変動の監視タイミングを発生する二次分周回路と、上記二次分周回路の指示する時期に、上記主分離回路が出力したデータパタンを検査する検査回路と、上記検査回路の出力に従って、上記可変周期カウンタに制御信号を与える制御信号発生回路と、上記可変周期カウンタの位相調整動作完了までの期間における上記主分離回路出力のビット順序と位相のずれとを復元するシフタ回路とを有する。
【0024】
【発明の実施の形態および実施例】
(第1の実施例)
図1は、本発明の第1の実施例である3桁の可変周期カウンタC1を示すブロック図である。
【0025】
3桁の可変周期カウンタC1において、外部から供給されたクロック入力CKは、最下位桁のTフリップフロップT1とDフリップフロップD1とを駆動する。
【0026】
TフリップフロップT1の出力信号とDフリップフロップD1の出力信号とは、排他的論理和ゲートG1に入力され、排他的論理和ゲートG1の出力信号は、最下位桁の出力信号Q0になるとともに、第2桁にクロックとして供給される。
【0027】
制御信号CONT1は、制御用TフリップフロップT11を駆動し、制御用TフリップフロップT11の出力信号が、DフリップフロップD1のデータ入力になる。
【0028】
上位の各桁の回路は、最下位桁の回路と同様であり、1つ下位の桁の出力信号をクロックとして使用する点のみが、最下位桁の回路とは異なる。
【0029】
つまり、3桁の可変周期カウンタC1は、N個のTフリップフロップがカスケード接続されているNビットリプルカウンタの例であり、TフリップフロップT1、T2、T3と、排他的論理和ゲートG1、G2、G3と、制御信号位相整合用DフリップフロップD1、D2、D3と、制御用TフリップフロップT11、T12、T13とを有するカウンタである。
【0030】
制御用TフリップフロップT11、T12、T13は、各桁が互いに独立である第1〜第Nの制御信号CONT1、CONT2、CONT4を入力するTフリップフロップの例である。なお、制御用TフリップフロップT11、T12、T13の代わりに、フリップフロップ以外の回路素子を使用するようにしてもよい。
【0031】
排他的論理和ゲートG1、G2、G3は、上記Tフリップフロップの出力を、直接的に、またはNビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Nビットリプルカウンタの当該桁におけるTフリップフロップの出力を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートの例である。
【0032】
制御信号位相整合用DフリップフロップD1、D2、D3と、制御用TフリップフロップT11、T12、T13とは、第1〜第Nの制御信号であって、N桁で示される任意の2進数の桁のうちで、値が1である桁に対応する制御信号に、それぞれパルスを1個ずつ同時に加える毎に、クロックサイクルの上記N桁2進数が表す数値倍だけ、カウンタ動作周期を一時的に延長するものである。
【0033】
次に、3桁の可変周期カウンタC1の動作について説明する。
【0034】
図2は、3桁の可変周期カウンタC1の動作例を示すタイミングチャートである。
【0035】
図2に示すタイミングチャートは、最小値である1クロックサイクルと、最大値である7クロックサイクルとの位相遅延を相次いで与える制御を行ったときに、3桁の可変周期カウンタC1の振る舞いを示す図である。
【0036】
図2に示すように、期間1の最終クロックサイクル中に、制御信号CONT1にパルスが加わり、TフリップフロップT11の出力がLOWからHIに切り替わると、クロックCKの立ち上がり時刻に、DフリップフロップD1の出力信号DFO1に反映され、排他的論理和ゲートG1の出力信号Q0の反転が、1クロックサイクルの間、休みになる。
【0037】
上位桁は全て、出力信号Q0とその分周信号とによって駆動されるので、期間2では、全桁そろって1クロックサイクル遅れた動作になる。
【0038】
そして、期間2の最終クロックサイクル中で、3桁の制御信号CONT1、CONT2、CONT4に、パルスが一斉に加わると、まずクロックCKの立ち上がり時刻に、DFO1に反映され、出力信号Q0の反転信号が1クロックサイクルの間、休止になり、1クロックサイクル遅れたQ0の立ち上がり時刻に、Dフリップフロップ12の出力DFO2が反転する。排他的論理和ゲートG2の出力Q1の反転は、その時刻よりも2クロックサイクルの間、休止し、都合3クロックサイクル遅れたQ1の立ち上がり時刻に、DフリップフロップD3の出力信号DFO4が反転する。排他的論理和ゲートG3の出力Q2の反転は、その時刻から4クロックサイクルの間、休止し、期間3の出力信号は、期間2よりも合計7クロックサイクル遅延する。
【0039】
上記実施例である可変周期カウンタC1によれば、運用中に信号の伝搬遅延が変動する等の外部条件が変化しても、任意の刻みで位相調整することができるので、位相を頻繁に調整することができ、また、桁数が増加しても動作周波数が低下しないリプルカウンタを使用しているので、桁数が増加しても、動作周波数が低下しない。
【0040】
つまり、3桁可変周期カウンタC1は、N個のTフリップフロップがカスケード接続されているNビットリプルカウンタにおいて、各桁が互いに独立である第1〜第Nの制御信号を入力する制御用Tフリップフロップと、上記Tフリップフロップの出力を、直接的に、または上記Nビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Nビットリプルカウンタの当該桁におけるTフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートとを具備し、上記第1〜第Nの制御信号であって、上記N桁で示される任意の2進数の桁のうちで、値が1である桁に対応する制御信号に、それぞれパルスを1個ずつ同時に加える毎に、クロックサイクルの上記N桁2進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する可変周期カウンタの例である。
【0041】
(第2の実施例)
図3は、本発明の第2の実施例である位相変動追従型1:8分離回路SC1の構成例を示す図である。
【0042】
位相変動追従型1:8分離回路SC1は、主分離回路MSCと、3桁可変周期カウンタC1と、検査回路40と、シフタ回路50と、二次分周回路60と、制御信号発生回路70とを有し、その入力数が1であり、分離出力数が8である回路である。
【0043】
すなわち、入力された直列信号を、初段1:2分離回路10が、2並列信号に分離し、第2段1:2分離回路20、21が、4並列に分離し、さらに第3段1:2分離回路30、32、31、33が、8並列信号に分離する。たとえば、1バイト分のビット列(入力された直列信号)を“abcdefgh”と名付けたときに、初段1:2分離回路10が、第2段1:2分離回路20の入力端子に “aceg”を振り分け、第2段1:2分離回路20が、第3段分離回路30の入力端子に “ae”を振り分ける。そして、8並列信号の並び方は、“aecgbfdh”の順になる。
【0044】
また、主分離回路MSCは、上記可変周期カウンタの各桁の出力信号によって駆動されるN段の1:2分離回路群で構成され、外部から入力される直列信号を、2のN乗本の並列信号に分ける主分離回路の例である。
【0045】
図3において、第3段1:2分離回路30〜33から検査回路40に至る接続が、交絡しているのは、後段の検査回路40とシフタ回路50との内部構成について、直観的理解を容易にするためであり、この並び方を直列信号と同順に入れ替えただけである。すなわち、図面の描き方の自由度の一端であって、上記実施例に必須な要素ではない。
【0046】
各段の1:2分離回路には、可変周期カウンタC1の各桁の出力信号Q0、Q1、Q2が用いられ、制御信号の作用による変則動作中を除く定常動作中では、周波数が、初段から順に、外部供給クロックCKの1/2、1/4、1/8になる。外部供給クロックCKの1/8の周波数になっている最上位桁出力信号Q2は、二次分周回路60、検査回路40、シフタ回路50にも供給され、基本クロックとして用いられる。
【0047】
検査回路40は、8並列化された信号(主分離回路MSCの出力信号)を、信号の書式として定められた位相検出用パタンと比較し、通常に一致しているという結果、位相が直前直後にずれて一致しているという結果、完全に不一致であるという結果のうちで、いずれかの結果を示すパルスを発生する。なお、上記「位相検出用パタン」は、一般の信号と偶然に一致する確率さえ低ければ、どのように規定してもよいが、装置内伝送では、回路が簡素で済む固定パタンが適し、長距離伝送では、同期とビット誤り検出とを兼ねて、CRC演算結果を周期的に挿入するというような規定も使用される。
【0048】
つまり、検査回路40は、監視指示信号が与えられたときに、上記主分離回路の出力信号と、外部から与えられる位相検出用パタン(オーバーヘッドの2バイト)とを比較し、上記監視指示信号に同期して一致しているという判別結果、監視信号に対して所定の許容範囲内でずれた位相で一致しているという判別結果、または上記許容範囲内では一致しないという判別結果のうちで、いずれの判別結果を出力する検査回路の例である。
【0049】
制御信号発生回路70は、検査回路40が出力した検査結果を受け、一定期間の時系列を保持し、位相が前後にずれて一致または完全な不一致が、持続していると判断すると、可変周期カウンタC1に与える制御信号を切り替える回路である。
【0050】
上記持続していたと判断するに必要な時系列の長さは、入力データの伝送品質に依存し、ビット誤りまたは一時的位相ずれが多い場合は、誤判定を防ぐために、上記時系列を長くする必要があり、一方、位相変動の頻度が高い場合は、追従を素早くするために、上記時系列を短くすることが必要であり、両者の兼ね合いで、上記時系列の長さが定められる。
【0051】
装置内信号等では、一般にビット誤りが少いので、最短の2周期を上記基準の長さとして判断するようにしてもよい。
【0052】
また、制御信号発生回路70は、一時的位相ずれまたは持続的位相ずれを判断している途中で、検査回路40を通過するずれた主信号を修復する制御信号を、シフタ回路50に与える。また、上記位相ずれが元の位相よりも進み、しかも持続的に進んでいる場合、監視時期を繰り上げるようにするために、二次分周回路60に対して、監視時期繰り上げ信号を与える。
【0053】
つまり、制御信号発生回路70は、上記検査回路の出力信号について上記主分離回路に入力される直列信号の特性によって定まる所定期間の時系列を保持し、上記外部から入力された直列信号の位相ずれが一時的であるかまたは継続的であるかを判別し、制御信号を発生する制御信号発生回路の例である。
【0054】
シフタ回路50への入力は、たとえば元の位相では「abcdefgh」が並列になるべきところが、1ビット位相が進んで到着すると、「......a」、「bcdefgh.」のように、先頭ビットaが、先行するワードに食い込み、ビットb〜hの位置が、ビットa〜gの位置にずれ込む。
【0055】
シフタ回路50は、標準ロジックにおけるいわゆるシフタと、前後のワードにずれたビットを元の位相に移すためのレジスタとによって構成され、たとえば1ビット進んでいる場合は、ビットaをレジスタの出力から取り、ビットb〜hを隣の線(図7に示すセレクタ520〜527の入力端子に接続されている信号線のうちで隣の線)から取ることによって、出力を元のビット列に復元する。
【0056】
つまり、シフタ回路50は、上記直列信号が許容範囲内でずれた位相で到着したことを、上記検査回路が判定すると、位相ずれがない場合におけるビット位置と同じビット位置に、上記分離された並列信号のビット位置を修正し、出力するシフタ回路の例である。
【0057】
検査回路40と制御信号発生回路70とに動作時期を与える二次分周回路60は、監視時期繰り上げ動作が可能なカウンタであれば、どのような構成のカウンタを採用してもよい。動作周波数は、可変周期カウンタC1よりも低速であってもよく、しかも監視周期繰り上げ動作を行うには、プリロード動作によることが容易であるので、二次分周回路60として、主に同期カウンタを使用することになる。なお、プリロード動作は、カウンタの値を初期値に設定し直す動作である。
【0058】
つまり、分周回路60は、上記可変周期カウンタの最上位桁出力をさらに分周し、上記直列信号上の位相検出用パタンの挿入予定周期で監視指示信号(フレームパルス)を上記検査回路に与え、しかも、上記制御信号発生回路が継続的位相ずれを判定した場合は、一時的に分周比を変更し、次回の位相検出用パタンの到着想定時刻に、次回の監視指示信号を合わせる二次分周回路の例である。
【0059】
図4は、位相変動追従型1:8分離回路SC1における二次分周回路60として、6桁の同期カウンタを使用した場合の具体例を示す回路図である。
【0060】
二次分周回路60において、各桁は、通常、2:1セレクタ650〜655のうちの1つと、Dフリップフロップ600〜605のうちの1つと、下位桁の反転出力の論理積をとるANDゲート612〜615のうちの1つと、排他的論理和ゲート621〜622のうちの1つとによって構成されている。ただし、最下位桁は、ANDゲート、排他的論理和ゲートとも不要であり、第2桁はANDゲートが不要となる。2:1セレクタ650〜655は、カウント時のフィードバック信号か、プリロード入力LO〜L5かを選択するセレクタである。
【0061】
カウント時のフィードバック信号を生成する論理回路は、下位桁の反転出力の論理積をとるANDゲート612〜615と、該ANDゲートの出力と当該桁の反転出力とを入力する排他的論理和ゲート621〜622とによって構成されている。ただし、最下位桁については、プリロード時以外の全クロックサイクルで無条件に反転するので、ANDゲート、排他的論理和ゲートともに設ける必要がなく、第2桁については、最下位桁の出力のみが反転する条件になるので、ANDゲートを設ける必要がない。
【0062】
どの桁も、プリロード時を除くクロックサイクルにおいて、全ての下位桁の値が0であるときに反転する、いわゆるダウンカウンタ動作を行う。
【0063】
ANDゲート616は、全桁の値が0に達したことを判定し、プリロード動作を開始する契機を与える。
【0064】
2:1セレクタ640は、監視周期繰り上げ動作時に(すなわち監視時期繰り上げ信号CONT‐Fが1であるときに)、ANDゲート616の出力を直接選択し、その他のときは、Dフリップフロップ630を介して、1クロックサイクル遅れたANDゲート616の出力を選択し、2:1セレクタ650〜655に伝える。この場合、通常時の監視周期は、プリロード入力L0〜L5を6桁の二進数と見立てたときの値に2を加えたクロックサイクル数であり、監視周期繰り上げ動作時は、それよりも1だけ短いクロックサイクル数である。
【0065】
プリロード入力信号L0〜L5は、分離回路SC1に入る直列信号の書式で定まる値を、外部から与える。当然に、可変周期カウンタの桁数は、上記数値を二進数として表すに足る桁数が必要であり、上記実施例のように6桁では、10進数において63が設定可能な最大値であるので、通常時の監視周期は、65クロックサイクル以下になる。
【0066】
なお、検査回路が検出する直列入力信号の位相範囲が、9ビット以上早い位相を含む場合は、二次分周回路の監視周期繰り上げ動作も、1クロックサイクルと限らないことになるが、この場合、Dフリップフロップ630の後段に、Dフリップフロップを所要段数分追加し、セレクタ640が追加された各Dフリップフロップ出力をも選択可能とするようにして、拡張する。
【0067】
図5は、位相検出用パタンの長さが1バイトであり、検出すべき位相ずれの範囲が前後1ビットである場合における検査回路40を示すブロック図である。
【0068】
検査回路40は、2個のOCTAL−Dフリップフロップ400、420と、3個の8ビット比較回路400S、400M、400Fとによって構成されている。OCTAL−Dフリップフロップ400、420は、クロック入力が共通化された8個のDフリップフロップであり、8ビットレジスタとも呼ばれているフリップフロップである。
【0069】
入力データD0〜D7は、OCTAL−Dフリップフロップ400、420によって、2クロックサイクルの時間差が与えられ、入力データが元の位相の通りに到着した場合には、OCTAL−Dフリップフロップ400、420で挟まれている中間段の信号を、8ビット比較回路400Mが、通常のビット並びで監視し、一致が検出されるので、8ビット比較回路400Mの出力信号MATCHが1になる。
【0070】
入力データが1ビット早い位相で到着した場合には、8ビット比較回路400Fが、最上位ビットの代わりに、後段の最下位ビットを監視し、残り7ビットを、中間段の信号のうちで最下位を除くビットで監視し、一致が検出されるので、ビット比較回路400Fの出力信号FASTが1になる。
【0071】
一方、入力データが1ビット遅い位相で到着した場合には、8ビット比較回路400Fが、最下位ビットの代わりに、前段の最上位ビットを監視し、残り7ビットを、中間段の信号のうちで最上位を除くビットで監視し、一致が検出されるので、8ビット比較回路400Fの出力信号SLOWが1になる。
【0072】
入力データの位相変動幅が大きく、2ビット以上の位相ずれをも監視すべき場合には、その分の比較回路を追加する。また、位相検出用パタンが一般のデータと偶然に一致する確率を低くするために、パタン長を長くすべき場合は、比較回路の規模を拡張する。比較回路の追加や拡張によって、3クロックサイクルを超える監視範囲となった場合は、OCTAL−Dフリップフロップも追加する。
【0073】
図6は、検査回路400における8ビット比較回路400Mの内部構成を示す回路図である。
【0074】
8ビット比較回路400Mは、8個の排他的論理和ゲート410〜417と、1個の8入力ANDゲート440と、1個のDフリップフロップ450とによって構成されている。排他的論理和ゲート410〜417が、被検査入力D0〜D7と、外部から与えられた位相検出用パタンA0〜A7とを比較する。8ビットとも一致すると、ANDゲート440の出力信号が1になる。
【0075】
二次分周回路60から監視時期を与える信号FSYNCが立ち上がった時点におけるANDゲート440の出力信号が、Dフリップフロップ450によって、次の監視時期まで保持され、8ビット比較回路400Mの結果出力信号MATCH等として、ANDゲート440の出力信号が使用される。
【0076】
図7は、上記実施例におけるシフタ回路50の構成例を示す回路図である。
【0077】
シフタ回路50は、1個のOCTAL−Dフリップフロップ500と、1個のDフリップフロップ510と、8個の3:1セレクタ520〜527とによって構成されている。
【0078】
OCTAL−Dフリップフロップ500は、入力データD0〜D7に、1クロックサイクルの時間差を与えることができるものである。データD7は、Dフリップフロップ510によって、さらに1クロックサイクルの時間差が与えられる。
【0079】
3:1セレクタ520〜527は、主分離回路MSCに到着した直列データの位相が元通りであれば、OCTAL−Dフリップフロップ500が出力する1クロックサイクル遅延された入力データD0−D7を、そのまま通す。
【0080】
一方、入力データ(主分離回路MSCに到着した直列データ)の位相がずれていれば、3:1セレクタ520〜527が、隣接するビットを選択する。この場合、直列データの位相が1ビット早ければ、3:1セレクタ520は、前のワードに遡ったビットを選ぶので、Dフリップフロップ510の出力を選択し、直列データの位相が1ビット遅ければ、3:1セレクタ527は、次のワードのビットを選ぶので、1ビット遅くなるOCTAL−Dフリップフロップ500の入力を直接通す。
【0081】
この選択動作を定めるセレクタ回路520〜527の制御信号は、制御信号発生回路70が出力する選択制御信号S0、S1である。なお、入力データの位相変動幅が大きく、検査回路40に対応する検査回路が、2ビット以上の位相ずれをも監視する場合には、各セレクタを5:1、7:1等と拡張し、入力データD6他に対しても、2クロックサイクルの位相差を与えるDフリップフロップを、シフタ回路50に追加すればよく、このようにしても、上記と同様に、位相ずれを修正することができる。
【0082】
図8は、検査回路40の検査範囲とシフタ回路50の回復範囲とがともに、前後1ビットである場合における制御信号発生回路70を示す回路図である。
【0083】
制御信号発生回路70は、6個のANDゲート710〜712、730〜732と、4個のDフリップフロップ720〜722、761と、4個のORゲート740、741、780、781とによって構成されている。
【0084】
ANDゲート710、712は、主分離回路MSCに到着した直列データの位相が元通りであることを示す信号と、1ビットずれていることを示す信号とが重複して1になった場合におけるその1を無効にし、また、主分離回路MSCに到着した直列データに大きな位相ずれがあったために、位相検出用パタンを探す動作の間、1ビットずれているという信号を無効にする。
【0085】
前者の除外は、本来なら起こり得ない背反事象を対象としているが、位相検出用パタンが不適切に定められたときか、または、ビット誤りが起きたときには、起こり得るので、必要である。
【0086】
後者の除外は(主分離回路MSCに到着した直列データに大きな位相ずれがあったために、位相検出用パタンを探す動作の間、1ビットずれているという信号を無効にするのは)、前後にずれたパタン検出を有効としたままで位相検出用パタンを探すと、これが先に検出され、通常動作に一旦戻るという弊害が生じ、この弊害を避けるためのものである。
【0087】
ANDゲート711は、直列データの被検査範囲に、位相検出用パタンと一致するビット列が存在しない場合に、その出力が1になる。ANDゲート711の出力が1になる状態は、真に直列信号の位相が大きくずれた場合と、位相検出用パタンがビット誤りになった場合とであり、後者(位相検出用パタンがビット誤りになった場合)は、分離回路SC1または直列信号の送信元に故障が発生していない限り、一時的な現象である。
【0088】
Dフリップフロップ721とANDゲート731とは、1つ前の監視周期の検査結果との論理積を取り、連続して被検査範囲に位相検出用パタンと一致するビット列がない場合に、位相が大きくずれたものと判断し、可変周期カウンタC1を1ビットずつ遅らせ、位相検出用パタンを探すべく、制御信号CONT1を作るORゲート740の入力の1つにパルスを与える。
【0089】
Dフリップフロップ722とANDゲート732とは、直列信号の位相が1ビット早い状態が続くと、可変周期カウンタC1を7ビット遅らせるように、制御信号CONT1、CONT2、CONT4を発生する。なお、制御信号発生回路70では、制御信号CONT2とCONT4として、同一の制御信号を使用しているが、2ビット以上早い位相を被検査範囲とする場合は、制御信号CONT2とCONT4とを互いに独立にする。たとえば、直列入力データが継続して2ビット早く到着したことを、検査回路40が判断すると、制御信号CONT1とCONT4とにパルスを発生し、制御信号CONT2にはパルスを発生しないように、組み合わせ論理を挿入することになる。また、ANDゲート732の出力信号が、二次分周回路60への監視周期繰り上げ制御信号CONT−Fになる。
【0090】
Dフリップフロップ720とANDゲート730とは、直列信号の位相が1ビット遅い状態が続くと、可変周期カウンタを1ビット遅らせるように制御信号CONT1を発生する。
【0091】
ANDゲート770とORゲート780、781とは、シフタ回路50が使用する選択制御信号S1、S2を出力し、検査結果をセレクタ用のエンコードされた制御信号に変換するゲートである。エンコードの仕方は、シフタ回路50側のセレクタの端子番号定義によって(すなわち、どの端子を何番とするかによって)異なるが、ここでは、仮に1ビット遅れを0、元の位相を1、1ビット進みを2、その他を3とし、これらを、選択制御信号S0、S1の2桁を使用して2進表示する。
【0092】
制御信号発生回路70では、位相ずれの連続判定を、最短の2周期で行っているが、直列信号のビット誤りが多い場合、または一時的な位相ずれの収まる時間が、監視周期よりも長い等の理由で、判定に用いる周期を拡大する場合には、Dフリップフロップ720、721、722を2段以上に増加し、その分、ANDゲート730、731、732の入力数を増やせばよい。
【0093】
また、判定対象期間が長い場合、必ずしも全周期の論理積を判定条件とせず、たとえば5周期中4周期で結果が一致するという条件を採用するようにしてもよく、この場合、ANDゲートをAND−OR2段論理に変更すれば実現可能である。このような判定方法の選択は、監視対象とする位相変動の大きさと同様に、直列信号の到来する経路の特性に依存して定められる。
【0094】
上記実施例である位相変動追従型分離回路SC1によれば、上記直列信号の送信元において位相検出用パタンが所定周期で挿入されている限り、上記送信元から分離回路SC1に至る経路上で、環境変化による自然の遅延変動または経路切り替えによる作為の位相変更が生じ、または、複数の送信元からの位相差がある信号が時分割多重されて到着したことによって、上記直列信号が上記許容範囲内の位相変動をもって到着しても、位相検出用パタン挿入位置とその前後との位相変動許容範囲内の区間を除いて、並列出力のビット列が位相ずれを生じることがなく、直列信号が到着したときと同じ正常な状態で出力される。
【0095】
【発明の効果】
請求項1記載の可変周期カウンタによれば、桁数が増加しても、動作周波数が低下せず、また、位相調整動作を反復しなくても、所望の位相に切り替えることができるという効果を奏する。
【0096】
請求項2記載の位相変動追従型分離回路によれば、直列入力位相が変動したときに、所定の許容範囲を超えて複数フレーム周期にわたってデータが失われることがなく、また、入力位相が頻繁に変化しても、直列入力信号を確実に分離することができ、たとえば10ギガビット/秒という高速領域においても直列入力信号を確実に分離することができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施例である3桁の可変周期カウンタC1を示すブロック図である。
【図2】3桁の可変周期カウンタC1の動作例を示すタイミングチャートである。
【図3】本発明の第2の実施例である位相変動追従型1:8分離回路SC1の構成例を示す図である。
【図4】位相変動追従型1:8分離回路SC1における二次分周回路60として、6桁の同期カウンタを使用した場合の具体例を示す回路図である。
【図5】位相検出用パタンの長さが1バイトであり、検出すべき位相ずれの範囲が前後1ビットである場合における検査回路40を示すブロック図である。
【図6】検査回路400における8ビット比較回路400Mの内部構成を示す回路図である。
【図7】上記実施例におけるシフタ回路50の構成例を示す回路図である。
【図8】検査回路40の検査範囲とシフタ回路50の回復範囲とがともに、前後1ビットである場合における制御信号発生回路70を示す回路図である。
【図9】桁毎にホールド機能を有する従来の3桁の同期式カウンタC11を示す回路図である。
【図10】特願平5−100111号公報に開示されている従来の3桁のカウンタC12を示す図である。
【符号の説明】
C1…3桁の可変周期カウンタ、
T1、T2、T3…Tフリップフロップ、
D1、D2、D3…Dフリップフロップ、
CONT1、CONT2、CONT4…制御信号、
Q0、Q1、Q2…出力信号、
SC1…位相変動追従型1:8分離回路、
NSC…主分離回路、
40…検査回路、
50…シフタ回路、
60…二次分周回路、
70…制御信号発生回路。
Claims (2)
- N個のTフリップフロップがカスケード接続されているNビットリプルカウンタにおいて、
各桁が互いに独立である第1〜第Nの制御信号を入力する制御用Tフリップフロップと;
上記Tフリップフロップの出力を、直接的に、または上記Nビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Nビットリプルカウンタの当該桁におけるTフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートと;
上記第1〜第Nの制御信号であって、上記N桁で示される任意の2進数の桁のうちで、値が1である桁に対応する制御信号に、それぞれパルスを1個ずつ同時に加える毎に、クロックサイクルの上記N桁2進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する制御手段と;
を有することを特徴とする可変周期カウンタ。 - N個のTフリップフロップがカスケード接続されているNビットリプルカウンタにおいて、各桁が互いに独立である第1〜第Nの制御信号を入力する制御用Tフリップフロップと、上記Tフリップフロップの出力を、直接的に、または上記Nビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Nビットリプルカウンタの当該桁におけるTフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートとを具備し、上記第1〜第Nの制御信号であって、上記N桁で示される任意の2進数の桁のうちで、値が1である桁に対応する制御信号に、それぞれパルスを1個ずつ同時に加える毎に、クロックサイクルの上記N桁2進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する可変周期カウンタと;
上記可変周期カウンタの各桁の出力信号によって駆動されるN段の1:2分離回路群で構成され、外部から入力される直列信号を、2のN乗本の並列信号に分ける主分離回路と;
監視指示信号が与えられたときに、上記主分離回路の出力信号と、外部から与えられる位相検出用パタンとを比較し、上記監視指示信号に同期して一致しているという判別結果、監視信号に対して所定の許容範囲内でずれた位相で一致しているという判別結果、または上記許容範囲内では一致しないという判別結果のうちで、いずれの判別結果を出力する検査回路と;
上記検査回路の出力信号について上記主分離回路に入力される直列信号の特性によって定まる所定期間の時系列を保持し、上記外部から入力された直列信号の位相ずれが一時的であるかまたは継続的であるかを判別し、制御信号を発生する制御信号発生回路と;
上記直列信号が許容範囲内でずれた位相で到着したことを、上記検査回路が判定すると、位相ずれがない場合におけるビット位置と同じビット位置に、上記分離された並列信号のビット位置を修正し、出力するシフタ回路と;
上記可変周期カウンタの最上位桁出力をさらに分周し、上記直列信号上の位相検出用パタンの挿入予定周期で監視指示信号を上記検査回路に与え、しかも、上記制御信号発生回路が継続的位相ずれを判定した場合は、一時的に分周比を変更し、次回の位相検出用パタンの到着想定時刻に、次回の監視指示信号を合わせる二次分周回路と;
上記制御信号発生回路が、上記可変周期カウンタと上記二次分周回路と上記シフタ回路とに制御信号を与える制御手段と;
を有することを特徴とする位相変動追従型分離回路。
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