JPH03253136A - セル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

る情報ブロックがＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄ
ａｎｃｙＣｈｅｃｋ　）規則を満たすことを利用してセ
ル同期を確立するセル同期回路に関する。

【従来の技術】

固定長パケット通信において、セル同期を確立する場合
、セル内のある情報ブロックがＣＲＣ（Ｃｙｃｌｉｃ　
Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）規則を満たすこと
を利用してセル同期を確立する方法がある。 ＣＣＩＴＴ（国際電信電話諮問委員会）ではＡＴＭ　（
Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄ
ｅ）信号のセル同期についてＡＴＭセルの先頭から５バ
イトの情報ブロックがＣＲＣ規則を満たすことを利用し
てセル同期を確立する方法を示している。 ＣＲＣを用いたセル同期回路の特徴は、パターン検出部
がＣＲＣ演算回路になっていることである。ＣＲＣ演算
回路は生成多項式がｘ”＋ｘ２＋ｘ＋１の場合第２図の
ようになる。このＣＲＣ演算回路は、演算の最初にすべ
てのフリップフロップ２０２−１〜８をＯにリセットし
てがら、ＡＴＭセルの場合では、４０ビット入力後、８
個のフリップフロップ２０２−１〜８の出力に演算結果
が出力される。 ＡＴＭセルにおけるセル同期回路の構成例は、豊島、龍
野：　「ヘッダ誤り制御によるセル同期回路構成法の検
討」、信学技報Ｃ３８９−７０（平１−１１）で述べら
れている。 第３図及び第４図は、上記文献に示されている信号速度
が高速の場合に適したセル同期回路の構成例である。第
３図は、入力信号を直並列変換回路１で８ビットの並列
信号に変換し、位相変更するため７ビットを遅延させ１
５ビット並列としてシフトマトリクス２０１に入力する
。シフトマトリクス２０１の出力の８ビット数列信号は
、多段のレジスタ２０２−１〜４により４０ビットの並
列信号に変換され、フィードバックループ４０回分のＣ
ＲＣ演算と等価の演算を多段の論理回路を用いて一度に
行うＣＲＣ演算回路３′に入力される。ＣＲＣ演算の結
果はラッチされ、一致検出回路４においてＣＲＣ規則を
満たしているか検査される。検査結果は同期保護回路９
′に入力され、連続して数回ＣＲＣ規則を満たすとセル
同期が確立しく後方保護）、セル同期が確立した後、連
続して数回ＣＲＣ規則を満たさなかったら同期はずれと
する（前方保護）、また現在検査している位相で全ての
パターンを検査したが、検査結果がＣＲＣ規則を満たさ
なかった場合は、シフトマトリクス２０１により、位相
変更を行う０位相変更することにより、全てのパターン
について同期位置検出が行われる。また検査位置指定回
路５′は、最初８ビットおきに一致検出し、一致が検出
されると１セルおきに検査するための制御信号を出力す
る回路である。 第４図は、入力信号が直並列変換回路１で８ビット数列
信号に変換され、多段のレジスタ２０５−ｌ〜５により
４８ビットの並列信号に変換される。更に上記４８ビッ
トの並列信号は１ビットずつシフトした８系列の４０ビ
ット並列信号に変換される。上記８系列の４０ビット並
列信号は、第３図と同様にＣＲＣ演算を行いＣＲＣ規則
を満たしているか検査して、セル同期を確立する。しか
し、第４図の場合は、位相の異なる８系列の信号に対し
て一度にＣＲＣ演算を行っているので、第３図のように
位相変更制御を必要とせずに、全てのパターンについて
同期位置検出を行うことが出来る。

【発明が解決しようとする課題】

第３図のセル同期回路では、セル同期が確立する正しい
位相に設定するために、パターン不一致数をカウントし
、その結果によってワード位相を変えることが必要とな
る。同図の回路では、並列出力の位相が変更された場合
に、ＣＲＣの対象となるビット数が４０ビットと長いた
め、バッファ内に残留するビットとの位相ずれが起こり
、位相変更直後にＣＲＣの演算結果を利用できないとい
う問題がある。またこれにより同期復帰時間も大きくな
る。 これに対し、第４図は、ＣＲＣ演算回路３′１〜８を８
個並列に配置することで、同期位置検出結果をｂｉｔ−
ｂｙ−ｂｉｔで得られるが、ハンチング部分以外の回路
は直並列変換回路の並列展開数分必要となり、ハードウ
ェア量が非常に増大するという問題がある。 本発明の主な目的は、信号速度が高速の場合に適し、位
相変更制御を必要とせず、ハードウェア量増加を最小限
に押さえたセル同期回路を提供することである。 本発明の他の目的は、ＣＲＣの演算対象部のビット誤り
を検出・訂正するため、ＣＲＣ演算結果を出力すること
のできる回路構成のセル同期回路を提供することである
。 また本発明の他の目的は、誤同期により、ＣＲＣ規則が
同時に複数系列満たされた場合に、競合が起きないよう
にＣＲＣ規則が満たされた系列の選択に優先機能を持た
せたセル同期回路を提供することである。 さらに本発明の他の目的は、誤同期及び誤同期はずれの
確率を低減するための同期保護回路を有するセル同期回
路を提供することである。 また本発明の他の目的は、バイト同期が確立している入
力信号に対し、回路規模を更に小さくした回路構成のセ
ル同期回路を提供することである。

【課題を解決するための手段】

本発明のセル同期回路は、入力信号に対し直並列変換後
の並列信号から１ビットずつシフトした複数の並列信号
を作成し、上記複数の並列信号に対し、それぞれ並列で
ＣＲＣ（ＣｙｃｌｉｃＲｅｄｕｎｄａｎｃｙ　Ｃｈｅｃ
ｋ　）演算を行い、ＣＲＣ演算の結果から演算対象のパ
ターンがＣＲＣ規則を満たした系列を見つけ、その系列
を出力することによりセル同期を確立することとした。

【作用】

本発明のセル同期回路においては、入力信号を並列化す
ることにより、高速信号に対して適した回路構成となっ
ている。またＣＲＣ演算を従来技術より少ない並列数で
処理することで、ＣＲＣ演算回路のハードウェア量を少
なくすることができ、さらに並列展開するために必要な
レジスタ数を減少できる。 さらに、本発明によれば１ビットずつシフトした複数の
並列信号についてそれぞれ同期位置検出しているので、
例えば、１ビットずつシフトした８系列の並列信号の場
合、セルのバイト数と互いに素であるバイト数おきにＣ
ＲＣ演算を行えば、セルの全てのビットを先頭としたパ
ターンについて同期位置検出を行うことが出来る。従っ
て全ての位相について同期位置検出が行われ、位相変更
制御を必要としない。 また、本発明によれば複数のＣＲＣ演算回路のうち、セ
ル同期が確立した系列のＣＲＣ演算回路の演算結果を出
力させることで、ＣＲＣの演算対象部のビット誤りを検
出・訂正することができる。 さらに本発明によれば、系列選択信号発生回路に、優先
制御の機能を持たせることにより、誤ってＣＲＣ規則が
満たされて一致検出信号が複数系列検出された場合でも
、競合しないようになる。 また本発明によれば、同期保護回路を設けることにより
、誤同期および誤同期はずれとなる確率を低減すること
ができる。 その穂木発明によれば、バイト同期が確立している場合
、それに適した回路構成を採ることにより、回路規模を
さらに小さくすることができる。

【実施例】

以下本発明の一実施例を詳細に説明する。 一実施例の説明の前に処理対象となる信号のフォーマッ
トについて説明する。 ＡＴＭ伝送方式においては、ＡＴＭセルは５３バイトか
らなり、先頭から５バイトがヘッダ部となっている。ま
たＡＴＭセルのヘッダの先頭から５バイト目にＨＥ　Ｃ
（Ｈｅａｄｅｒ　Ｅｒｒｏｒ　Ｃｏｎｔｒｏｌ）機能を
実現するための８ビットのビット列が設けられている。 このビット列はヘッダの先頭から４バイト目までのヘッ
ダ情報部に対して演算されたＣ　ＲＣ（Ｃｙｃｌｉｃ　
Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ　）　ビットである
。セル同期はこの５バイトの情報ブロックがＣＲＣ規則
を満たすことを利用してセル同期を確立する。 以下実施例の説明に戻る。 第１図は、本発明の一実施例の構成図である。 本実施例におけるセル同期回路は、入力信号に対しｎビ
ット並列信号を作成するための直並列変換回路１と、上
記ｎビット並列信号から１ビットずフシフトしたｍ系列
のｎビット並列信号を作成するための遅延回路２と、上
記ｍ系列のｎビット並列信号に対し、各々ｎビット並列
でＣＲＣ演算を行う並列型ＣＲＣ演算回路３−１〜ｍと
、上記並列型ＣＲＣ演算回路３−１〜ｍに演算を行うタ
イミングを与えるタイミング信号発生回路５と、上記並
列型ＣＲＣ演算回路３−１〜ｍの演算結果から演算対象
のパターンがＣＲＣ規則を満たしているかを判断する一
致検出回路４−１〜ｍと、上記−数構出回路４−１〜ｍ
の出力から上記ｍ系列のｎビット並列信号のうち、一致
が検出されセル同期が確立した系列を選択する信号を出
力する系列選択信号発生回路６と、上記系列選択信号発
生回路６の系列選択信号から上記１ビットずつシフトし
たｍ系列のｎビット並列信号のうち、セル同期が確立し
た系列を選択・出力する系列選択回路７とから構成され
ている。 また第５図は、第１図をバイト単位で処理できるように
したセル同期回路の構成図で、入力信号に対し８ビット
並列信号を作成するための直並列変換回路１と、上記８
ビット並列信号から１ビットずつシフトしたｍ系列の８
ビット並列信号を作成するための遅延回路２と、上記ｍ
系列の８ビット並列信号に対し、各々８ビット並列でＣ
ＲＣ演算を行う並列型ＣＲＣ演算回路３−１〜ｍと、上
記並列型ＣＲＣ演算回路３−１〜ｍに演算を行うタイミ
ングを与えるタイミング信号発生回路５と、上記並列型
ＣＲＣ演算回路３−１〜ｍの演算結果から演算対象のパ
ターンがＣＲＣ規則を満たしているかを判断する一致検
出回路４−１〜ｍと、上記−数構出回路４−１〜ｍの出
力から上記ｍ系列の並列信号のうち、一致が検出されセ
ル同期が確立した系列を選択する信号を出力する系列選
択信号発生回路６と、上記系列選択信号発生回路６の系
列選択信号から上記１ビットずつシフトしたｍ系列の８
ビット並列信号のうち、セル同期が確立した系列を選択
・出力する系列選択回路７とから構成されている。 さらに第６図は、第５図をバイト単位で一致検査できる
ようにしたセル同期回路の構成図で、入力信号に対し８
ビット並列信号を作成するための直並列変換回路１と、
上記８ビット並列信号から１ビットずつシフトした８系
列の８ビット並列信号を作成するための遅延回路２と、
上記８系列の８ビット並列信号に対し、各々８ビット並
列でＣＲＣ演算を行う並列型ＣＲＣ演算回路３−１〜８
と、上記並列型ＣＲＣ演算回路３−１〜８に演算を行う
タイミングを与えるタイミング信号発生回路５と、上記
並列型ＣＲＣ演算回路３−１〜８の演算結果から演算対
象のパターンがＣＲＣ規則を満たしているかを判断する
一致検出回路４−１〜８と、上記−数構出回路４−１〜
８の出力から上記８系列の８ビット並列信号のうち、一
致が検出されセル同期が確立した系列を選択する信号を
出力する系列選択信号発生回路６と、上記系列選択信号
発生回路６の系列選択信号から上記１ビットずつシフト
した８系列の８ビット並列信号のうち、セル同期が確立
した系列を選択・出力する系列選択回路７とから構成さ
れている。 次に第６図で動作を説明する。 本実施例の動作は、まず入力信号をバイト単位に処理で
きるように８ビットに並列化する。８ビットに並列化す
るには、第７図の直並列変換回路を用いることができる
。８ビットの並列信号は、第８図に示した遅延回路にお
いて１クロツク遅延され、遅延されない上位７ビットと
合流され１５ビットの並列信号となる。この１５ビット
の並列信号から、先頭の８ビットから１ビットずつシフ
トした８ビット並列信号を８系列作成する。その８ビッ
ト並列信号は、それぞれ８ビット並列型ＣＲＣ演算回路
３−１〜８に入力される。この８ビット並列型ＣＲＣ演
算回路３−１〜８は、第９図に示した回路を用いること
ができる。第９図は第２図の生成多項式Ｘ＠＋Ｘ”＋Ｘ
＋１の場合のＣＲＣ演算回路を８ビットに並列化した回
路である。この演算回路は、演算の最初に全てのフリッ
プフロップ３１−１〜８をＯにリセットする。 ＡＴＭセルが演算対象の場合、演算対象が５バイトであ
るから、演算に５クロツク必要となる。また回路をＯに
リセットするのに１クロツク必要となるため、演算を開
始してから次の演算を行うまでに６クロツク（６バイト
分）必要となる。 ＡＴＭセルは５３バイトからなり、ＡＴＭセルのバイト
数と互いに素であるバイト数おきにＣＲＣ演算を行うと
、ＡＴＭセル全てのビットを先頭としたパターンについ
て演算することができる。従って、６バイトおきに演算
することで、全ての位相について同期位置検出が行える
。８ビット並列型ＣＲＣ演算回路３−１〜８の演算結果
は、−数構出回路４−１〜８に入力され、−数構出回路
４−１〜８でＣＲＣ規則を満たしているかを判断する。 この−数構出回路４−１〜８は、第１０図の回路で行う
ことができる。ＣＲＣ演算回路３−１〜８の演算結果は
、ＣＲＣ規則が満たされるとＯを出力する。従って、−
数構出回路４−１〜８は、ＣＲＣ演算回路３−１〜８の
演算結果がＯとなるときを検出すればよい、ＣＲＣ演算
回路３−１〜８は演算途中にも信号を出力しているので
、−数構出回路４−１〜８は検出タイミング信号でＣＲ
Ｃ演算結果のみを検出している。この検出りイミング信
号は、第１１図に示すタイミング信号発生回路から出力
される。第１１図のタイミング信号発生回路は、−数構
出回路４−１〜８において一致が検出されるまでは、６
クロツク（６バイト分）おきに検出タイミング信号を出
力し、一致が検出されると５３クロツク（１セル分）お
きに検出タイミング信号を出力する。この検出タイミン
グ信号は、ＣＲＣ演算回路３−１〜８のフリップフロッ
プ３１−１〜８をＯにリセットするためにも使用される
。−数構出回路４−１〜８の出力は、系列選択信号発生
回路６に入力され、系列選択信号発生回路６は、入力さ
れた信号から８系列のどの系列がＣＲＣ規則を満たし、
セル同期が確立したかを判断する。この系列選択信号発
生回路６は、第１２図の回路で実現できる６系列選択信
号発生回路６の出力は、系列選択回路７に入力され、系
列選択回路７は、セル同期が確立した系列を選択し、そ
の系列を出力する。系列選択回路７は、第１３図の回路
で実現できる。以上説明したように、入力信号を並列化
することにより、高速信号に対して適した回路構成とな
っている。またＣＲＣ演算を従来技術より少ない並列数
で処理することで、ＣＲＣ演算回路のハードウェア量を
少なくすることができ、また並列展開するために必要な
レジスタ数を減少できる。さらに、１ビットずつシフト
した複数の並列信号についてそれぞれ同期位置検出して
いるので、全ての位相について同期位置検出が行われ、
位相変更制御を必要としない。 また上記セル同期回路に、ＣＲＣの演算対象部のビット
誤りを検出・訂正するためのシンドロームを出力するた
めの、上記系列選択信号発生回路６の系列選択信号から
上記複数の並列型ＣＲＣ演算回路３−１〜８の出力信号
を選択・出力するセレクタ回路８を設けた。第６図の回
路にセレクタ回路８を設けたセル同期回路の構成図を第
１４図に示す。 また誤ってＣＲＣ規則が満たされて上記−数構出回路４
−１〜８からの一致検出信号が複数系列検出された場合
に優先的に選択する優先制御の機能を上記系列選択信号
発生回ＮＩ６が有することとした。この優先制御機能を
持たせるには、第１２図の系列選択信号発生回路のエン
コーダ６２をプライオリティエンコーダにすればよい。 この優先制御機能を持たせることにより、誤ってＣＲＣ
［則が満たされて一致検出信号が複数系列検出された場
合でも、競合しないようになる。 さらに上記セル同期回路に、上記−数構出回路４−１〜
８の一致検出信号を上記系列選択信号発生回路６からの
系列選択信号により選択・出力するセレクタ回路１０と
、上記セレクタ回路１ｏの出力から同期信号を出力しか
つ誤同期確率を低減する同期保護口Ｊｌ！９を設けた。 このセル同期回路の構成図を第１５図に、また同期保護
回路を第１６図に示す、第１６図の同期保護回路は、３
回連続して一致が検出されると同期信号を出力する回路
となっている。この同期保護回路を設けることにより、
誤同期となる確率を低減することができる。 また第１７図は、第１６図のセル同期回路と異なり、上
記−数構出回路４−１〜８の一致検出信号に対してそれ
ぞれ誤同期確率を低減するための同期保護回路９−１〜
８を備え、上記同期保護回路９−１〜８の同期検出信号
が上記系列選択信号発生回路６に入力される構成とした
。この構成を採ることにより、第１６図の同期保護回路
９が１個だけのセル同期回路に比べて、より誤同期確率
を低減することができる。さらに同期信号を出力するた
め、上記同期保護回路９−１〜８からの同期信号を上記
系列選択信号発生回路６からの系列選択信号により選択
出力するセレクタ回路１０を備えている構成とした。 また第１８図に、第１６図のセル同期回路に、ＣＲＣの
演算対象部のビット誤りを検出・訂正するためのシンド
ロームを出力するためのセレクタ回路８を設けた構成の
セル同期回路を示す。また第１９図に、第１７図のセル
同期回路に、ＣＲＣの演算対象部のビット誤りを検出・
訂正するためのシンドロームを出力するためのセレクタ
回路８を設けた構成のセル同期回路を示す。 他の実施例としてバイト同期が確立している場合のセル
同期回路の構成を第２０図に示す。第２０図は、バイト
同期が確立している８ビットの並列信号に１バイトずつ
シフトした６系列の８ビット並列信号を作成するための
レジスタ１２−１〜５と、上記６系列の８ビット並列信
号をそれぞれ８ビット並列でＣＲＣ演算する並列型ＣＲ
Ｃ演算回路３−１〜６と、上記並列型ＣＲＣ演算回路３
−１〜６に演算を行うタイミングを与えるタイミング信
号発生回路５と、上記並列型ＣＲＣ演算回路３−１〜６
の演算結果から演算対象のパターンがＣＲＣ規則を満た
しているかを判断する一致検出回路４−１〜６と、上記
−数構出回路４−１〜６の一致検出信号に対してそれぞ
れ誤同期確率を低減するための同期保護回路９−１〜６
と、上記同期保護回路９−１〜６からの同期信号から上
記６系列の８ビット並列信号のうち、セル同期が確立し
た系列を選択する信号を出力する系列選択信号発生回路
６と、上記系列選択信号発生回路６の系列選択信号から
上記１ピツトずつシフトした６系列の８ビット並列信号
のうち、セル同期が確立した系列を選択・出力する系列
選択回路７′と同期信号を出力するため上記同期保護回
路９−１〜６からの同期信号を上記系列選択信号発生回
路６からの系列選択信号により選択出力するセレクタ回
路１０とから構成されている。この構成により回路規模
を更に小さくすることができる６以上説明したように、
本発明のセル同期回路を用いることにより、高速信号に
適し１位相変更制御を必要とせず、かつハードウェア量
の増加を最小限に押さえたセル同期回路を構成すること
ができる。

【発明の効果】

以上説明したように本発明によれば、セル内のある情報
ブロックがＣＲＣ規則を満たすことを利用してセル同期
を確立するセル同期回路において。 高速信号に適し、位相変更制御を必要としないセル同期
回路を実現することができるとともに、ハードウェアの
増加を最小限に押さえることができる。

【図面の簡単な説明】

第１図は、本発明のセル同期回路の基本構成を示す構成
図、第２図は、生成多項式ｘ＠＋ｘ”＋ｘ＋１の場合の
ＣＲＣ演算回路の回路図、第３図は、セル同期回路の１
番目の公知例の構成図、第４図は、セル同期回路の２番
目の公知例の構成図、第５図は、第１図のセル同期回路
を８ビット並列信号で処理する場合の構成図、第６図は
、第５図のセル同期回路を８系列の並列信号で処理する
場合の構成図、第７図は、直並列変換回路の回路構成図
、第８図は、遅延回路の回路構成図、第９図は。 ８ビット並列型ＣＲＣ演算回路の回路構成図、第１０図
は、−数構出回路の回路構成図、第１１図は、タイミン
グ信号発生回路の回路構成図、第１２図は、系列選択信
号発生回路の回路構成図、第１３図は、系列選択回路の
回路構成図、第１４図は、第６図の回路のセル同期回路
にシンドロームを出力するためのセレクタ回路を設けた
セル同期回路の構成図、第１５図は、第６図の回路のセ
ル同期回路に保護回路を１つ設けたセル同期回路の構成
図、第１６図は、同期保護回路の回路構成図、第１７図
は、第６図の回路のセル同期回路に保護回路を複数設け
たセル同期回路の構成図、第１８図は、第１５図のセル
同期回路にシンドロームを出力するためのセレクタ回路
を設けたセル同期回路の構成図、第１９図は、第１７図
のセル同期回路にシンドロームを出力するためのセレク
タ回路を設けたセル同期回路の構成図、第２０図は、バ
イト同期がとれている信号を処理する場合のセル同期回
路の構成図である。 符号の説明 １・・・直並列変換回路、２・・・遅延回路、３−１＝
ｍ３−１＝演算回路。 ３　’　、　３　’　−１〜ｍ　−ＣＲＣ演算回路、４
．４−１〜ｍ・・・−数構出回路、５・・・タイミング
信号発生回路、５′・・・検査位置指定回路、６・・・
系列選択信号発生回路、７，７′・・・系列選択回路、
８・・・セレクタ回路、９．９−１〜８・・・同期保護
回路、９’　、９’　−１〜８・・・同期保護回路。 １０・・・セレクタ回路、１２−１〜５・・・データラ
ツ子回路、２１−１〜８・・・Ｄ−フリップフロップ、
３１−１〜８・・・フリップフロップ、３２・・・組み
合わせ演算回路、３３−１〜８・・・排他的論理和、４
１・・・ネガティブＡＮＤゲート、４２・・・ＡＮＤゲ
ート、５１・・・クリア入力付きカウンタ、５２・・・
ＯＲゲート、５３．５４・・・ＡＮＤゲート、５５・・
・２人力１出力データセレクタ、５６．６１−１〜８・
・・Ｒ５−フリップフロップ、６２・・・エンコーダ、
７１−１〜８・・・８人力ｌ出力データセレクタ、９１
・・・クリア入力付きシフトレジスタ、９２・・・イン
バータ、９３・・・Ｒ８−フリップフロップ、１０１・
・・入力信号、１０２・・・クロック信号、１０３・・
・出力信号、１０４・・・並列化入力信号、１０５・・
・１７８クロック信号、１０６・・・シンドローム信号
、１０７・・・同期信号、１１１−１〜１５・・・Ｄ−
フリップフロップ、１１２・・・８分周回路、２０１・
・・シフトマトリックス回路、２０２−１〜４・・・デ
ータラッチ回路、２０３．２０３−１〜８・・・データ
ラッチ回路、２０４・・・位相変更制御回路、２０５−
１〜５・・・データラッチ回路、３０１−１〜３・・・
排他的論理和回路、３０２−１〜８・・・フリップフロ
ップ。 ■日、、−げ 第１Ｏ図 エンコーダ 閤

Claims (1)

1. 【特許請求の範囲】 １、入力信号に対し直並列変換後の並列信号から１ビッ
   トずつシフトした複数の並列信号を作成し、上記複数の
   並列信号に対し、それぞれ並列でＣＲＣ（Ｃｙｃｌｉｃ
   ＲｅｄｕｎｄａｎｃｙＣｈｅｃｋ）演算を行い、ＣＲＣ
   演算の結果から演算対象のパターンがＣＲＣ規則を満た
   した系列を見つけ、その系列を出力することにより、セ
   ル同期を確立することを特徴とするセル同期回路。 ２、入力信号に対しｎビット並列信号を作成するための
   直並列変換回路と、上記ｎビット並列信号から１ビット
   ずつシフトしたｍ系列のｎビット並列信号を作成するた
   めの遅延回路と、上記ｍ系列のｎビット並列信号に対し
   、各々ｎビット並列でＣＲＣ演算を行う並列型ＣＲＣ演
   算回路と、上記並列型ＣＲＣ演算回路に演算を行うタイ
   ミングを与えるタイミング信号発生回路と、上記並列型
   ＣＲＣ演算回路の演算結果から演算対象のパターンがＣ
   ＲＣ規則を満たしているかを判断する一致検出回路と、
   上記一致検出回路の出力から上記ｍ系列のｎビット並列
   信号のうち、一致が検出されセル同期が確立した系列を
   選択する信号を出力する系列選択信号発生回路と、上記
   系列選択信号発生回路の系列選択信号から上記１ビット
   ずつシフトしたｍ系列のｎビット並列信号のうち、セル
   同期が確立した系列を選択・出力する系列選択回路とか
   ら構成されていることを特徴とするセル同期回路。 ３、請求項第２記載のセル同期回路において、ｎビット
   並列信号を８ビット並列信号として、セル同期を確立す
   ることを特徴とするセル同期回路。 ４、請求項第３記載のセル同期回路において、ｍ系列の
   ８ビット並列信号を８系列の８ビット並列信号として、
   セル同期を確立することを特徴とするセル同期回路。 ５、請求項第２または請求項第３または請求項第４記載
   のセル同期回路において、ＣＲＣの演算対象部のビット
   誤りを検出・訂正するため、上記系列選択信号発生回路
   の系列選択信号から上記複数の並列型ＣＲＣ演算回路の
   出力信号を選択・出力するセレクタ回路を備えているこ
   とを特徴とするセル同期回路。 ６、請求項第２または請求項第３または請求項第４また
   は請求項第５記載のセル同期回路において、誤ってＣＲ
   Ｃ規則が満たされて上記一致検出回路からの一致検出信
   号が複数系列検出された場合に優先的に系列選択する優
   先制御の機能を上記系列選択信号発生回路が有すること
   を特徴とするセル同期回路。 ７、請求項第２または請求項第３または請求項第４また
   は請求項第５または請求項第６記載のセル同期回路にお
   いて、上記一致検出回路の一致検出信号を上記系列選択
   信号発生回路からの系列選択信号により選択・出力する
   セレクタ回路と、上記セレクタ回路の出力から同期信号
   を出力しかつ誤同期確率を低減する同期保護回路とから
   構成されていることを特徴とするセル同期回路。 ８、請求項第２または請求項第３または請求項第４また
   は請求項第５または請求項第６記載のセル同期回路にお
   いて、上記一致検出回路の一致検出信号に対してそれぞ
   れ誤同期確率を低減するための同期保護回路を備え、上
   記同期保護回路の同期検出信号が上記系列選択信号発生
   回路に入力されることを特徴とするセル同期回路。 ９、請求項第８記載のセル同期回路において、同期信号
   を出力するため、上記同期保護回路からの同期信号を上
   記系列選択信号発生回路からの系列選択信号により選択
   出力するセレクタ回路を備えていることを特徴とするセ
   ル同期回路。 １０、バイト同期が確立している８ビットの並列信号に
   １ビットずつシフトした６系列の８ビット並列信号を作
   成するためのレジスタと、上記６系列の８ビット並列信
   号をそれぞれ８ビット並列でＣＲＣ演算する並列型ＣＲ
   Ｃ演算回路と、上記並列型ＣＲＣ演算回路に演算を行う
   タイミングを与えるタイミング信号発生回路と、上記並
   列型ＣＲＣ演算回路の演算結果から演算対象のパターン
   がＣＲＣ規則を満たしているかを判断する一致検出回路
   と、上記一致検出回路の一致検出信号に対してそれぞれ
   誤同期確率を低減するための同期保護回路と、上記同期
   保護回路からの同期信号から上記６系列の８ビット並列
   信号のうち、セル同期が確立した系列を選択する信号を
   出力する系列選択信号発生回路と、上記系列選択信号発
   生回路の系列選択信号から上記１ビットずつシフトした
   ６系列の８ビット並列信号のうち、セル同期が確立した
   系列を選択・出力する系列選択回路と同期信号を出力す
   るため上記同期保護回路からの同期信号を上記系列選択
   信号発生回路からの系列選択信号により選択・出力する
   セレクタ回路を備えていることを特徴とするセル同期回
   路。