JPH03235441A - セル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野］ 本発明は、ＡＴＭモードによる伝送／交換装置および端
末装置において、ＨＥＣの正常性によりＡＴＭセルの区
切りを検出し、セルの区切りのタイミング信号を出力す
る、セル同期機能に係るものである。

【従来の技術】

広帯域ｌ５ＤＮのユーザインタフェイスにおける信号に
ＡＴＭを用いることがＣＣＩＴＴ（国際電信電話諮問委
員会）で決定されている。更に、固定長パケット形式を
しているＡＴＭセルの個々の先頭を示すタイミングは、
第２図に示すように、個々のＡＴＭセルに含まれるヘッ
ダ誤り制御（ＨＥ　Ｃ；　Ｈｅａｄｅｒ　Ｅｒｒｏｒ　
Ｃｏｎｔｒｏｌ）を用いて行う方法が示されている。こ
の場合、ＨＥＣは、ＣＲＣ（Ｃｙｃｌｉｃ　Ｒｅｄｕｎ
ｄａｎｃｙ　Ｃｈｅｃｋ）符号に従っている。 従って、セルのヘッダ部分の誤り検出／訂正符号として
挿入されているＨＥＣを用い、ＣＲＣが正常でないとこ
ろにセルヘッダ部が存在する確率が低いことを利用して
、ＨＥＣが正常となるタイミングを検出することができ
るつ更に、このタイミングに従ってヘッダの位置を検出
し、セルの区切りを識別することが可能である。このセ
ルの区切りを検出する動作をセル同期と呼んでいる。即
ち、第３図に示すように、セルの先頭から計算したＨＥ
Ｃ２０１−３＋７）ＣＲＣの計算結果は０となり、セル
の先頭が判別可能である。 セル同期を行う回路の構成例については、豊島、龍野に
よる「ヘッダ誤り制御によるセル同期回路構成法の検討
」、信学技報Ｃ３８９−７０（平１−１１）において論
じられている。 しかしながら、入力信号系列によって偶然にＨＥＣが正
常でない位置でも正しく計算されることがあり、この時
には誤同期を起こす、誤同期を防ぐために、セル同期に
おいても後方保護を行う。 即ち、正しいＨＥＣが得られてもただちに同期がとれた
とせず、続く数セルにおいても正しいＨＥＣが得られた
ときに初めて同期状態とする。 同期状態に入るまでに正しいＨＥＣを連続して得なけれ
ばならない回数を後方保護段数といい、後方保護を行っ
ている状態を後方保護状態と呼ぶ。 また同様に、単なるビット誤りによりＨＥＣが正しく検
出されず、同期を誤って外してしまうことを避ける為の
、同期がはずれるまでに誤ったＨＥＣを連続して得る回
数を前方保護段数と呼び、この状態を前方保護状態と呼
ぶ。更に、同期が外れておりＨＥＣが正しく検出される
位置を探索している状態をハンティング状態と呼ぶ。第
４図に、これらの状態遷移を示す。 上記文献には、これらの保護を含んだセル同期回路の構
成例が示されている。第５図は、上記文献に示されてい
るセル同期回路の構成例である。 入力信号系列１００は、直並列変換回路５により８ビッ
ト並列に変換される。８ビット並列に変換された信号は
ラッチ６−１〜５を用いて更に４８ビット並列信号１０
９に変換され、４ｏビット幅のそれぞれ１ビットづつ位
相のずれた信号としてＨＥＣ計算回路１−１〜８に入力
される。それぞれのＨＥＣ計算回路１−１〜８では、与
えられた部分入力系列の正常性を判定し、ＨＥＣ計算回
路１−１〜８のそれぞれに存在する保護回路２−１〜８
に対して判定の結果を出力する。保護回路２−１〜８で
は、ＨＥＣが正常に得られた回数をカウントし、予め定
められた後方保護段数を満たしたところで真を示す信号
として１を出力する。 ＯＲゲート８は、いずれかの保護回路２−１〜８で後方
保護段数が満たされると、同期状態信号１０３を真にす
る。計算位置指定回路３、最初のＨＥＣが見つかるまで
は８ビット毎にＨＥＣの計算を行うように各ＨＥＣ計算
回路１−１〜８に指示し、後方保護状態では１セル毎に
ＨＥＣの計算を行うようにＨＥＣ計算回路１−１〜８を
制御する。ここで、最初は８ビット毎にＨＥＣの計算を
行う理由は、本回路はＨＥＣ計算回路を８回路持つため
、それぞれのＨＥＣ計算回路は８ビットおきに計算すれ
ば、入力信号系列から得られる全ての部分入力系列を網
羅できるためである。また。 シフトマトリックス７は、同期した結果により、入力信
号系列を８ビット並列に変換する際の位相を調整し、バ
イト境界の整合を行う為のものである。

【発明が解決しようとする課題】

ＨＥＣを用いたセル同期については、次の問題がある。 即ち、ＨＥＣはＣＲＣ符号を用いているため、同期位置
でのＨＥＣの計算対象の情報系列の一部が含まれる、近
傍の情報系列については、元々の情報系列との間の相関
が強いため、本来の同期位置でないところで）（ＥＣが
正しくなる可能性が高くなる。例えば、第３図における
情報系列２０１−１．４においてＨＥＣが正常となる確
率は、他の情報系列に対する確率よりも高くなる。 このＨＥＣが正常となる確率については、北見によるｒ
ＣＲＣチエツクを用いたセル多重伝送系の同期方式」、
信学論（Ｂ−Ｉ）、Ｊ７２−Ｂ−Ｉ。 ９（平１−９）に論じられている。上記文献によると、
例えば本来の同期位置から前後に１ビット位相がずれた
位置でのＨＥＣの一致確率はほぼ０゜２５となり、極め
て高いといえる。従って、後方保護段数を決定する際に
は、これらの特性を十分考慮する必要がある。 この際、後方保護段数をむやみに大きくすると、正しい
同期位置にありながら、ビット誤りによりハンティング
状態に戻ってしまう再ハンティング危険率が高くなる。 また、後方保護段数を少なくすると誤同期危険率が高く
なる。これに対して、従来技術である上述の文献「ヘッ
ダ誤り制御によるセル同期回路構成法の検討」では、ず
れが少ない場合の相関も考慮して、複数存在するＨＥＣ
計算回路のそれぞれに後方保護回路を設ける方式も述べ
ている。即ち、後方保護回路を一つのみ持つ回路では、
正しい同期位置の近辺で後方保護に入っても、後方保護
回路が１つのみなので、−旦ハンティング状態に戻らな
いと正しい同期位置で同期することができなかった。 しかし、確率は小さいが、同時に複数箇所で必要な後方
保護段数が満たされることもある。上記文献の回路では
、単なるＯＲゲートで同期終了を判定している為、この
場合に正しい同期位置を判断することができない。特に
、無信号時のヘッダが全てＯとなっている時には、スク
ランブラの内部状態により情報部の先頭および最後尾が
連続してＯになることがあり、この際に複数箇所での同
時同期確率が高くなり、誤同期を起こすという問題があ
った。 本発明の主な目的は、ＨＥＣの相関性が高い場合にも、
誤った位置で同期する確率である誤同期率をできるだけ
小さくしたセル同期回路を提供することにある。 本発明の他の目的は、本来のＨＥＣから数ビット前後に
位相がずれた位置で誤同期する確率を低く押さえること
の可能なセル同期回路を提供することにある。 また、本発明は、誤ハンティング率の減少と誤同期率の
減少との要求を、可能な限り両方満たすセル同期回路を
提供することを、その目的の一つとしている。 更に、本発明では、本来のＨＥＣの前後数ビットで相関
が高くなることを利用し、個々のＨＥＣ計算回路で同時
に探索するビット列の数を実効的に増加させ、同期時間
を短縮すると共に、誤同期率を増加させないセル同期回
路を提供することもまた、目的の一つとしている。

【課題を解決するための手段１ 本発明は、上記目的を達成するために、誤同期を抑制す
る目的で設ける後方保護回路を、複数存在するＨＥＣ計
算回路にそれぞれに対して設けると共に、後方保護回路
の出力を論理処理して同期状態を識別する同期復帰確認
回路を設けたものである。 更に、誤ハンティング率を増加させないで誤同期率を減
少させる為に、複数のＨＥＣ計算位置が同期位置である
と考えられる際には、後方保護段数を増加させる、また
は、後方保護段数を再設定することにより、より正確な
判断を下せるような構成としたものである。 また、実質的な同期時間を短縮する為に、ハンチング状
態ではにビット（ｋは整数）毎にＨＥＣの計算を行い、
一つ以上のＨＥＣ計算回路で正常なＨＥＣが検出された
とき、それ以降のＨＥＣ計算を１ビット毎にずれた位置
で行う構成も可能としたものである。 【作用】 本発明は、誤同期を抑制する目的で設ける後方保護回路
を、複数存在するＨＥＣ計算回路にそれぞれに対して設
け、位相が異なる位置でのＨＥＣの計算と後方保護を同
時に行う。従って、ＨＥＣ計算回路への部分入力系列に
相関性があっても、その前後数ビットを並行して監視し
、正しい同期位置が得られる確率を上げている。 更に、後方保護回路の出力を論理処理することにより、
個々の後方保護回路の出力が後方保護段数に対応した回
数だけ正常なＨＥＣを検呂したことを示していてもただ
ちに同期状態とせず、全部の後方保護回路に対して予め
定めておく条件を満たしたかをそれぞれ判定し、唯一の
）ＩＥＣ計算位置で同期と判断してもよい条件を満たす
場合にのみ、同期状態と識別する。従って、同期位置を
確定できない時には、確定できるまで同期とせずに後方
保護を継続できるので、誤同期の確率を減少させること
ができる。 本発明によれば、 １）本来の同期位置の前後の相関が低かった場合、本来
の同期位置以外の部分入力系列では、後方保護を行うこ
とにより、正しい同期位置でないことが判別でき、本来
の後方保護段数を経るのみで同期状態に移行する。従っ
て、後方保護段数を高くすることで誤ハンティング率を
増加させる危険をなくすことができ、 ２）本来の同期位置の前後の相関が高かった場合、本来
の後方保護段数を経るのみでは複数の後方保護回路にお
いて条件が満たされており、正しい同期位置を判別でき
なくとも、後方保護段数を必要に応じて増加もしくは再
設定することにより、正しい同期位置が判別可能となる
。 即ち、従来技術では、定められた後方保護段数では正し
い同期位置を決定できない場合にでも、同期位置の決定
が単なるＯＲゲートで行なわれるため、いずれか一つの
同期位置で同期状態に入ってしまい、その同期位置が正
しくなければ、−度ハンティング状態に陥ってからもう
一度同期状態に入る必要があった。更に、−度ハンティ
ング状態になった後で同期状態になったとき、再度正し
くない位置で同期状態に入っている可能性があった。し
かしながら、本発明では、同期状態と判断する場合は、
他の位置が同期位置である確率が。 その位置が同期位置である確率より低くなるのを待って
から同期するため、上記のような危険性は低減される。 更に、本発明によるセル同期回路は、本質的に同期位置
が決定不能な場合、例えば、入力情報系列がすべてＯで
あるような場合には、後方保護状態に留まるため、より
信頼できる方式であるといえる。 また、ハンティング状態でにビット毎にＨ，ＥＣの計算
を行えば、ＨＥＣの計算を行った位置のみでなく、確率
は低いがその前後の位置も指摘できるため、ハンティン
グを短くすることが可能になる。同時に、後方保護状態
では１ビット毎にＨＥＣを計算するように切替を行う為
、後方保護に入った位置が正しい同期位置であったか、
その前後の位置であったかも判別し、正しい同期位置で
のみ同期状態に入ることができる。従って、本発明によ
るセル同期回路は、実質的な同期復帰時間を短縮するこ
とが可能な構成となっている。

【実施例１ 以下、本発明の実施例を図面を用いて説明する。 第１図は１本発明によるセル同期回路の一実施例のブロ
ック図である。 ＡＴＭセルを含んだ入力信号系列１００は、ＨＥＣ計算
回路１−１〜ｊに入力される。各ＨＥＣ計算回路１−１
〜ｊでは、計算位置指定回路３から与えられる計算位置
指定信号１０１−１〜ｊに従って、前記入力信号系列１
００から４０ビットの部分入力系列を切り出す。また、
前記ＨＥＣ計算回路１−１〜ｊは、切り出した部分入力
系列に対してＣＲＣを計算し、０になればＨＥＣが正し
いとして正常を示す信号１０５−１〜ｊを出力し、０以
外であればＨＥＣが正しくないとして異常を示す信号１
０６−１〜ｊを出力する。それぞれのＨＥＣ計算回路１
−１〜ｊから、ＨＥＣが正常または異常であることを示
す信号を受け取った後方保護回路２−１〜ｊは、信号に
従って内部カウンタ等をカウントアツプまたはカウント
ダウンまたはリセットする。ここで、内部カウンタ値は
保護段数に対応しており、カウンタの値もしくはカウン
ト値に対応した信号１０２−１〜ｊを、同期復帰確認回
路４に対して出力する。 前記同期復帰確認回路４は、いずれか一つの前記後方保
護回路から１以上のカウント値もしくはカウント値に対
応した信号１０２−１〜ｊを受け取ると、計算位置指定
回路３に対して、以後のＨＥＣ計算を１セル毎に行わせ
るような前記計算位置指定信号１０１−１〜ｊを出力す
るように指示する信号１０８を出力する。これは後方保
護状態もしくは同期状態に入ったことを示している。 更に、前記同期復帰確認回路４は、１つ以上の前記後方
保護回路内のカウンタ等が予め定められた後方保護段数
を越えたことを知ると、後方保護段数を越えた前記後方
保護回路の数により、別に与えられた条件を検査する。 この条件に適する時には、同期状態信号１０３を真にし
て、以後の回路に同期状態であることを知らせる。条件
に適さない時には、必要に応じて後方保護状態の延長を
行う。 第６図は、ＨＥＣ計算回路の一構成例を示した機能ブロ
ック図である。ここで、ＨＥＣ計算におけるの生成多項
式〇　（ｘ）は、Ｇ　（ｘ）　＝ｘ”十ｘ”＋ｘ＋１と
している。即ち、Ｄ−フリップフロップ１１−１〜８を
巡回的に接続し、生成多項式で係数が１に対応する位置
にはＥＸ−ＯＲゲート１２−１〜３を入れて、前記Ｄ−
フリップフロップ１１−８の出力との排他的論理和を求
める構成である。入力信号系列１００は、ピットクロッ
ク１２０に合わせてビット列として入力する。 ４０ビットの入力信号系列を与えた後のＤ−フリップフ
ロップ１１−１〜８の内容が、ＣＲＣを示している。従
って、ＣＲＣが０であることをＮＯＲゲート１３で判断
し、４０ビットの入力信号系列を与え終わった時点を示
す検出タイミング１２１によりＤ−フリップフロップ１
４でラッチして、ＨＥＣが正常であることを示す信号１
０５と、ＨＥＣが異常であったことを示す信号１０６を
出力する。更に、再度計算を行う際は、クリア信号１２
２によってＤ−フリップフロップ１１−１〜８をクリア
してから、同様の動作を繰り返す。 ここでは入力信号系列１００をビット単位で扱えるＨＥ
Ｃ計算回路を示した。しかしながら、本発明によるセル
同期回路においては、ＨＥＣ計算回路が８ビット並列に
計算を行う構成であってもよいし、４０ビット並列に計
算を行う構成などであってもよい。 第７図は、後方保護回路２−１〜ｊの一構成例を示した
機能ブロック図である。この例では、後方保護回路を、
カウンタ２１と比較器２２、および、定数設定回路２３
を用いて構成している。前記ＨＥＣ計算回路１−１〜ｊ
からＨＥＣが正常であることを示す信号１０５を受け取
ると、前記カウンタ２１はカウントアツプされ、連続し
て受け取った正しいＨＥＣの数を示しているカウント値
を一つ増す。また、前記ＨＥＣ計算回路から）（ＥＣが
異常であることを示す信号１０６を受け取ると、カウン
タ２１はリセットされる。カウンタのカウント値１３１
は、前記定数設定回路２３からの出力値１３０と常に比
べられており、前記定数設定回路２３から出力される後
方保護段数を前記カウンタ２１の値が越えると、終了信
号１０２−ｉ−１を出力する。また、カウンタ２１がク
リアされたときは、ＨＥＣの不一致が生じたことを示す
不一致信号１０２−ｉ−２が出力される。本発明による
セル同期回路においては、後方保護段数を増加させる、
あるいは再設定することがある。その為、本後方保護回
路では、前記定数設定回路２３に予め設定される後方保
護段数を必要に応じて変更できるように、定数変更の入
力１０７を設けており、前記定数設定回路２３が出力す
る定数を変更できる構成も可能としている。 本実現例では、連続してＨＥＣの計算が正常になった回
数をカウンタを用いて計数しているが、いうまでもなく
、シフトレジスタやその他の順序回路を用いて計数する
ことも可能である。 第８図は、同期復帰確認回路４において処理すべき機能
の一例を示したフローチャートである。 ただし、第８図においては、ＨＥＣ計算回路や後方保護
回路や計算位置指定回路に指示する動作を含めて示して
いる。 まず、最初にＨＥＣ計算の位相指定（３００）を行って
おく。ハンティング状態にあるときは、１つ以上の正常
なＨＥＣが見つかる（３０２）まで、ｍビットづつ進め
（３０３）ながら、それぞれのＨＥＣ計算回路において
ＨＥＣを計算する（３０１）。ここで１ｍｍピットめる
としているのは、それぞれのＨＥＣ計算回路の部分入力
をｍビットづつ進めるという意味であり、入力情報系列
を隙間なく調べるためには、ｍをＨＥＣ計算回路の個数
ｊと同じにすればよい。また、それぞれのＨＥＣ計算回
路ににビットずれた部分入力系列で計算させる時は、そ
れぞれの部分入力系列の初期位相をにビットづつずらせ
ておくと共に、ＨＥＣの計算ごとにｍ−にビットづつ進
めていけばよい。 正常なＨＥＣが１つ以上見つかる（３０２）と、後方保
護状態に入る。後方保護状態では、必要に応じてＨＥＣ
計算の位相が１ビットづつずれたものになるように、部
分入力系列の切り出しの位相を変更する（３０４）、次
に、ＨＥＣ計算の対象を１セル分進め（３０５）、ＨＥ
Ｃ計算を行う（３０６）。更に、後方保護回路において
、定められた後方保護段数が満たされたかを示す終了信
号を調べる（３０７）。終了信号がただ一つの後方保護
回路から出力されているのでなければ、後方保護中であ
るか、ハンティング状態に戻るべきか、もしくは、２つ
以上の終了信号が出ているかである。２つ以上の終了信
号が出ている（３０８）ときは、この時点では判断でき
ないことを意味している。従って、後方保護状態を継続
する。また、全ての後方保護回路から不一致信号が出力
されている（３０９）ならば、全ての後方保護回路がリ
セットされることを意味しており、それ以上の後方保護
を止めて、ハンティング状態に戻る（３１０）。それ以
外の場合は、後方保護保護中と考えられるので、次のセ
ルに対するＨＥＣ計算に戻る。 以上の結果、ただ一つの後方保護回路のみ終了信号を出
すようになった時に、同期状態に入る（３１１）。 この例は、後方保護段数を満たしているＨＥＣの計算位
置がただ一つになるまで、後方保護状態を継続させる場
合である。また、２つ以上の後方保護回路が満たされた
ときに、後方保護段数を増加させる場合であって、その
増分が１であるときと同等であると考えられる。 また、この実施例は、後方保護状態で全てのＨＥＣが異
常となった際にハンティングに戻るとした例であるが、
複数のＨＥＣ計算回路の対象としている位置に本来の同
期位置が存在しなくても、入力信号系列に内容により、
異常なＨＥＣとならない場合がある。この際、後方保護
段数を増しているときにいずれかのＨＥＣが偶然に一致
することが連続して起こると、ハンティング状態に戻る
までに遅延が生じる場合が考えられる。従って。 後方保護段数の増加分に対応した数のセル数が通過する
間に、いずれかの前述の後方保護回路が終了信号を出力
しなければハンティング状態に戻す構成とすることもで
きる。 第９図は、第８図に示したフローチャートを実現するた
めの、同期復帰確認回路４の一構成例の機能ブロック図
である。 Ｊ−にフリップフロップ４３は、後方保護状態もしくは
同期状態にあることを示す為のものである。前記Ｊ−に
フリップフロップ４３は、不一致信号１０２−ｊ−２の
１つ以上が真となり、かつ、前記Ｊ−にフリップフロッ
プ４３自身の状態が偽であったときに、真にセットされ
る。これらの論理を、ＮＡＮＤゲート４７とＮＯＲゲー
ト４８によって実現している。更に、前記Ｊ−にフリッ
プフロップ４３が後方保護状態を示している、即ち、前
記Ｊ−にフリップフロップ４３自身が真の値を保持して
おり、かつ、全ての不一致信号１０２−ｊ−２が真とな
ったときに、リセットされる。 この論理を、ＡＮＤゲート４６で処理している。 Ｊ−にフリップフロップ４４は、同期状態にあることを
示している。前記Ｊ−にフリップフロップ４４は、後方
保護状態にあるとき、即ち、前記Ｊ−にフリップフロッ
プ４３が真の値を保持している場合で、ただ一つの終了
信号が得られたときにセットされる。この論理を、ＡＮ
Ｄゲート４５で処理している。また、終了信号１０２−
ｊ−１を出している前記後方保護回路の総数は、加算器
４１および前記加算器４１に接続するデコーダ４２によ
り求めている。更に、前記Ｊ−にフリップフロップ４４
の状態は、同期状態信号１０３として出力される。 位置指定制御信号１０８は、ＨＥＣ計算をｍビット毎に
行うか、１セルごとに行うかを示しており、それぞれ、
ハンティング状態、後方保護状態に対応している。前記
位置指定制御信号１０８は。 前記Ｊ−にフリップフロップ４３の状態と、同期状態信
号１０３から、ＯＲゲート５０を用いて作成される。更
に、検査タイミング信号１４０は、ＨＥＣの正常性や、
終了信号の個数の判定などのタイミング信号であり、位
置指定制御信号１０８に基づいて作成されるものとした
。 次に、同期復帰確認回路４において処理すべき機能の他
の一例を、第１０図のフローチャートを用いて説明する
。ただし、第８図と同様に、第１０図では、ＨＥＣ計算
回路や後方保護回路や計算位置指定回路に指示する動作
を含めて示している。 まず、最初にＨＥＣ計算の位相指定（３２０）を行って
おく、ハンティング状態にあるときは、１つ以上の正常
なＨＥＣが見つかる（３２２）まで、ｍビットづつ進め
（３２３）ながら、それぞれのＨＥＣ計算回路において
ＨＥＣを計算する（３２１）、ここで、ｍビット進める
としているのは、第８図の場合と同様である。 正常なＨＥＣが１つ以上見つかる（３２２）と、後方保
護状態に入る。後方保護状態では、必要に応じてＨＥＣ
計算の位相が１ビットづつずれたものになるように、部
分入力系列の切り呂しの位相を変更する（３２４）。次
に、ＨＥＣ計算の対象を１セル分進め（３２５）　、Ｈ
ＥＣ計算を行う（３２６）。更に、後方保護回路におい
て、定められた後方保護段数が満たされたかを示す終了
信号を調べる（３２７）。終了信号がただ一つの後方保
護回路から出力されているのでなければ、後方保護中で
あるか、ハンティング状態に戻るべきか、もしくは、２
つ以上の終了信号がａでいるかである。２つ以上の終了
信号が出ている（３２８）ときは、この時点では判断で
きないことを意味している。従って、後方保護段数をｎ
段増やして（３２９）、後方保護状態を継続する。また
、全ての後方保護回路から不一致信号が出力されている
（３２９）ならば、全ての後方保護回路がリセットされ
ることを意味しており、それ以上の後方保護を止めて、
後方保護段数を元の状態に戻した後（３３１）に、ハン
ティング状態に戻る（３３２）。それ以外の場合は、後
方保護保護中と考えられるので、次のセルに対するＨＥ
Ｃ計算に戻る。 以上の結果、ただ一つの後方保護回路のみ終了信号を出
すようになった時に、同期状態に入る（３３４）。同期
状態に入る前に、次回のハンティング動作に備えて、後
方保護段数を元の状態に戻しておく　（３３３）。 この例は、後方保護段数を満たしているＨ　Ｅ　Ｃの計
算位置が２箇所以上あった場合に、後方保護段数を増加
させて、後方保護状態を継続させる場合である。また、
上記の例において、後方保護段数を増加させる（３２９
）代わりに、後方保護段数を再設定してもよい。 また、この実施例は、後方保護状態で全てのＨＥＣが異
常となった際にハンティングに戻るとした例であるが、
後方保護段数を変更したときは、後方保護段数の増加分
に対応した数のセル数が通過する間に、いずれかの前述
の後方保護回路が終了信号を出力しなければハンティン
グ状態に戻す構成とすることも可能である。 最後に、本発明を用いて実質的な同期時間を短縮できる
理由を、第１１図を用いて説明する。 入力情報系列を隙間なく調べるためには、ハンティング
状態における個々のＨＥＣ計算回路でＨＥＣ計算を行う
間隔ｍを、ＨＥＣ計算回路の個数ｊと同じにすればよい
。しかしながら、ＨＥＣ計算は、４０ビットに対して行
う必要があるので、例えば第６図に示したようなＨＥＣ
計算回路を用いたとすれば、ＨＥＣの計算に４０クロツ
クかかる。従って、計算の間隔を４０ビットクロック以
内にできず、隙間なく検索するためには、最低限４０個
のＨＥＣ計算回路が必要になる。ここでＨＥＣ計算回路
の数を減らし、回路規模を縮小したい場合は、検索する
部分入力系列を間引きし。 セルの周期性を利用して、数セルの間に全ての位置のＨ
ＥＣを計算する方法がある。このとき、本発明を用いる
ことにより、間引きした部分入力系列の前後の部分入力
系列をもまた検索することができる。 即ち、第１１図において、実際にＨＥＣを計算している
系列が２０２−１〜４であったとき、その近辺の系列２
０３−１〜６のうち、いずれかが本来のＨＥＣの系列で
あったとき、系列２０２−１〜４でもＨＥＣが一致する
確率が高くなる。 従って、正しい同期位置ではないがその近辺で後方保護
状態に入る確率も高くなると考えられる。 本発明では、後方保護状態に入った後は、１ビット毎に
ＨＥＣの計算を行うように切り替るので、後方保護状態
に入る原因となった部分系列の近辺に本来の同期位置が
あれば、それを発見することができる。 一方、後方保護回路を共有した回路では、正しい同期位
置の近辺で後方保護に入っても、後方保護回路が１つの
みなので、−旦ハンティング状態に戻らないと正しい同
期位置で同期することができない。 従って、本発明により、同期時間を実質的に短くできる
と考えられる。 また、以上には、ハンティング状態でにビット毎にＨＥ
Ｃの計算を行う実施例を示したが、これらを離散的に行
うことも可能である。即ち、前記ＨＥＣ計算回路の個数
の部分入力系列をにビット毎に計算し、次の計算対象の
部分入力系列を選ぶ際に、ｋより大きな間隔をおいても
よい。ただし、この場合の間隔がセルの周期と互いに素
になるように設定しなければ、セルの周期性を利用して
全ての部分入力系列をセルの周期性を利用して検査する
ことができなくなる恐れがある。 更に、以上の実現例では、ハンティング状態から後方保
護状態に切替る時のＨＥＣ計算位置の位相については述
べていないが、これについては次のようにすればよい。 即ち、ハンティング状態において正常なＨＥＣが見つか
った位相を、後方保護状態における連続した複数の検査
位相の最初、または、真中に設定すればよい、なぜなら
ば、ハンティングにおいては、検査の位相は後向きに進
むため、ＨＥＣが正常となった位置以降に正しい同期位
置が存在する可能性が高い場合がある為である。また、
ｋビット毎にＨＥＣ計算を行っている場合は、正しい同
期位置が前後のどちらにあるか判断できない為、ＨＥＣ
が正常となった位置を真中にする方が良い場合もある。 このとき、本来の同期位置以外の位置でＨＥＣが正常に
なる確率は、同期位置から前後に１ビットずれた位置で
最も高くなり、また、前後に４ビット以上ずれた位置で
正常になる確率は１％未満となる。従って、ＨＥＣ計算
回路および後方保護回路の数ｊは、正常なＨＥＣが検出
された位置を検査位置の先頭にして後方保護状態への切
替を行う場合は、ＨＥＣ計算回路および後方保護回路の
数ｊを、２または４とし、真中にして後方保護状態への
切替を行う場合は、回路の数ｊを３または７とするのが
よいと考えられる。 ただし、ハンティング状態でも１ビット毎にＨＥＣ計算
を行なうとし、状態による切替を行わなければ、一般に
用いられているフレーム同期での１ビット即時シフトも
しくは遅延シフト方式と同様に考えられる。この時にで
も、本発明における、複数の後方保護回路と同期復帰確
認回路を用いる利点になんら変わりはない、また、いう
までもなく、ＨＥＣ計算回路の数と等しい数の連続した
位置についてＨＥＣの計算を行い、次の計算の対象を間
隔をおいて選ぶ、離散的な探査も可能である。 【発明の効果】 本発明は、以下に記載されるような効果を奏する。 本発明は、誤同期を抑制する目的で設ける後方保護回路
を、複数存在するＨＥＣ計算回路にそれぞれに対して設
け、位相の異なる位置でのＨＥＣの計算と後方保護を同
時に行い、その前後数ビットの位置を並行して監視して
いる。従って、ＨＥＣ計算回路への部分入力系列に相関
性があっても、誤同期確率を減少させることが可能なセ
ル同期回路を構成できる。 更に、後方保護回路の出力を論理処理することにより、
個々の後方保護回路の出力が後方保護段数に対応した回
数だけ正常なＨＥＣを検出したことを示していてもただ
ちに同期状態とせず、複数の後方保護回路が予め定めて
おく条件を満たしたかを判別し、唯一のＨＥＣ計算位置
で同期と判断してもよい条件を満たしてから、同期状態
と識別する。従って、同期位置を確定できない時には、
確定できるまで同期とせずに後方保護を継続できるので
、誤同期の確率を減少させることができる。 更に、本発明によるセル同期回路は、本質的に同期位置
が決定不能な場合、例えば、入力情報系列がすべて０で
あるような場合には、後方保護状態に留まるため、同期
が不可能なときは、その事実を警告することができる為
、より信頼できる方式であるといえる。 また、ハンティング状態でにビット毎にＨＥＣの計算を
行えば、ＨＥＣの計算を行った位置のみでなく、確率は
低いがその前後の位置も指摘し、同時に、後方保護状態
では１ビット毎にＨＥＣを計算するため、正しい同期位
置でのみ同期状態に入ることができる。従って、本発明
によるセル同期回路は、実質的な同期復帰時間を短縮す
ることが可能な構成となっている。即ち、与えられた入
力系列から切り出す部分入力系列を間引きし、少ないＨ
ＥＣ計算回路でセル同期を行う場合に有効である。

【図面の簡単な説明】

第１図は本発明によるセル同期回路の一実施例のブロッ
ク図である。第２図は本発明の処理対象としているセル
の形式の概要図、第３図はセル同期の原理を簡単に説明
したタイミングチャートであり、第４図はセル同期にお
ける状態遷移を示した状態遷移図である。第Ｓ図は、従
来技術によるセル同期回路の一実施例のブロック図であ
る。第６図は、第１図のＨＥＣ計算回路１−１〜ｊの部
分の一実施例の機能図であり、第７図は、第１図の後方
保護回路２−１〜ｊの部分の一実施例の機能図である。 第８図は、第１図の同期復帰確認回路４における処理の
例を示したフローチャートであり、第９図は、第１図の
同期復帰確認回路４の部分の一実施例を示した機能図で
ある。第１０図は、第１図の同期復帰確認回路４におけ
る処理の他の実施例を示したフローチャートである。第
１１図は、本回路により実効的な同期時間が短縮される
ことを説明する為のタイミングチャートである。 符号の説明 １−１〜ｊ・・・・・・ＨＥＣ計算回路２−１〜ｊ・・
・・・・後方保護回路 ３・・・・・・計算位置指定回路 ４・・・・・・同期復帰確認回路 ５・・・・・・直並列変換回路 ６−１〜５・・・・・・データラッチ ７・・・・・・シフトマトリクス ８・・・・・・ＯＲゲート １１−１〜８．１４・・・・・・Ｄ−フリップフロップ
１２−１〜３・・・・・・ＥＸ−ＯＲゲート１３・・・
・・・ＮＯＲゲート ２１・・・・・・カウンタ ２２・・・・・・比較器 ２３・・・・・・定数設定回路 ４１・・・・・・加算器 ４２・・・・・・デコーダ ４３．４４・・・・・・Ｊ−にフリップフロップ４５．
４６・・・・・・ＡＮＤＮＯゲ ート・・・・・・ＮＡＮＤゲート ４８・・・・・・ＮＯＲゲート ４９・・・・・・入力インバータ付きＡＮＤＮＯゲート
・・・・・・ＯＲゲート １００・・・・・・入力信号系列 １０２・・・・・・カウンタ値またはカウント値に対応
した信号 １０２−ｉ−１・・・・・・後方保護終了信号１０２−
ｉ−２・・・・・・不一致信号１０３・・・・・・同期
状態信号 １０４・・・・・・セル先頭タイミング信号１０５・・
・・・・ＨＥＣ計算正常信号１０６・・・・・・ＨＥＣ
計算異常信号１０７・・・・・・定数変更信号 ２００・・・・・・ＡＴＭセル −− ｉ二 ＋ ？ 〔 Ｄ

Claims (1)

1. 【特許請求の範囲】 １、固定長のＡＴＭセルを含む入力信号系列に対し、Ｈ
   ＥＣ（ＨｅａｄｅｒＥｒｒｏｒＣｏｎｔｒｏｌ）の正常
   性を用いて前記セルの先頭タイミングを検出するセル同
   期回路において、 ａ）前記ＨＥＣの計算を行う複数のＨＥＣ計算回路と、 ｂ）前記入力系列の中におけるＨＥＣを計算する部分入
   力系列を指定する為のタイミング信号を前記複数のＨＥ
   Ｃ計算回路に与える計算位置指定回路と、 ｃ）前記複数のＨＥＣ計算回路のそれぞれについて存在
   し、前記ＨＥＣ計算回路から計算結果が正常か異常かを
   示す信号を受け取って、同期状態に入る前の後方保護状
   態における後方保護段数を示すカウンタをカウントアッ
   プまたはカウントダウンまたはリセットする、複数の後
   方保護回路と、 ｄ）前記複数の後方保護回路からカウント値またはカウ
   ント値に対応した信号を受け取って論理的処理を行い、
   同期状態に入ったことを識別する同期復帰確認回路、 を備え、 １つ以上の前記後方保護回路が出力する前記カウント値
   または前記カウント値に対応する信号が予め定められた
   前記後方保護段数を超えても同期状態と識別せず、予め
   定めておく別の条件が満たされた際に同期状態と識別す
   ることを特徴とする、セル同期回路。 ２、請求項１に記載のセル同期回路において、１つ以上
   の前記後方保護回路が出力する前記カウント値または前
   記カウント値に対応する信号が予め定められた後方保護
   段数を超えたとき、 ａ）前記後方保護段数を越える前記後方保護回路がただ
   一つであったときには、同期状態と識別し、 ｂ）二つ以上の前記後方保護回路が前記後方保護段数を
   越えるとき、後方保護状態を継続し、いずれか１つの前
   記ＨＥＣ計算回路のみが前記ＨＥＣの正常性を示す前記
   信号を出力するようになるまで同期状態とは識別しない
   、 前記同期復帰確認回路を備えることを特徴とする、セル
   同期回路。 ３、請求項１に記載のセル同期回路において、１つ以上
   の前記後方保護回路が出力する前記カウント値もしくは
   前記カウント値に対応する信号が予め定められた後方保
   護段数を超えたとき、 ａ）前記後方保護段数を越える前記後方保護回路がただ
   一つであったときには、同期状態と識別し、 ｂ）二つ以上の前記後方保護回路が前記後方保護段数を
   越えるとき、前記後方保護段数を一定量増加させて後方
   保護状態を継続させ、 ｃ）増加させた前記後方保護段数をただ一つの前記後方
   保護回路が越えるようになった際に同期状態と識別し、 ｄ）増加させた前記後方保護段数に対応したセル数が通
   過する間に、一つ以上の前記後方保護回路が増加させた
   前記後方保護段数に到達しない場合はハンティング状態
   に戻す、または、 ｄ’）全ての前記ＨＥＣ計算回路において、ＨＥＣの計
   算結果が異常であった場合に、ハンティング状態に戻す
   、 前記同期復帰確認回路を備えることを特徴とする、セル
   同期回路。 ４、請求項１に記載のセル同期回路において、１つ以上
   の前記後方保護回路が出力する前記カウント値もしくは
   前記カウント値に対応する信号が予め定められた後方保
   護段数を超えたとき、 ａ）前記後方保護段数を越える前記後方保護回路がただ
   一つであったときには、同期状態と識別し、 ｂ）二つ以上の前記後方保護回路が前記後方保護段数を
   越えるとき、前記後方保護段数を再設定して後方保護状
   態を継続させ、 ｃ）再設定した前記後方保護段数をただ一つの前記後方
   保護回路が越えるようになった際に同期状態と識別し、 ｄ）再設定した前記後方保護段数と元の前記後方保護段
   数の差に対応したセル数が通過する間に、一つ以上の前
   記後方保護回路が増加させた前記後方保護段数に到達し
   ない場合は、ハンティング状態に戻す、または、 ｄ’）全ての前記ＨＥＣ計算回路において、ＨＥＣの計
   算結果が異常であった場合に、ハンティング状態に戻す
   、 前記同期復帰確認回路を備えることを特徴とする、セル
   同期回路。 ５、請求項１または請求項２または請求項３または請求
   項４に記載のセル同期回路において、前記計算位置指定
   回路の出力する前記タイミング信号が、常に前記入力系
   列の１ビットに相当する時間だけ位相がずれていること
   を特徴とする、セル同期回路。 ６、請求項１または請求項２または請求項３または請求
   項４に記載のセル同期回路において、ハンティング状態
   では、前記計算位置指定回路の出力する前記タイミング
   信号が、前記入力系列のｋビット（ｋは２以上の整数）
   に相当する時間だけ位相がずれており、後方保護状態で
   は、前記計算位置指定回路の出力する前記タイミング信
   号が、前記入力系列の１ビットに相当する時間だけ位相
   がずれているように切替えを行い、ハンティング状態で
   前記ＨＥＣの前後の部分入力系列の相関性を利用して実
   質的な同期時間を短縮することを特徴とする、セル同期
   回路。 ７、請求項５もしくは請求項６に記載のセル同期回路に
   おいて、 前記複数のＨＥＣ計算回路と前記複数の後方保護回路の
   個数が２または３または４または７であることを特徴と
   する、セル同期回路。 ８、請求項６に記載のセル同期回路において、ハンティ
   ング状態で正常な前記ＨＥＣを検出した部分入力系列お
   よびそのセル長の整数倍後の部分入力系列の存在する位
   置が、前記複数のＨＥＣ計算回路の計算対象となる他の
   部分入力系列およびそのセル長の整数倍後の部分入力系
   列の存在する位置よりも前にあり、かつ、１ビットに相
   当する時間づつ位相がずれていることを特徴とする、セ
   ル同期回路。 ９、請求項６に記載のセル同期回路において、ハンティ
   ング状態で正常な前記ＨＥＣを検出した部分入力系列お
   よびそのセル長の整数倍後の部分入力系列の存在する位
   置が、前記複数のＨＥＣ計算回路の半数の計算対象とな
   る他の部分入力系列の存在する位置よりも前にあり、か
   つ、１ビットに相当する時間づつ位相がずれており、更
   に、前記ＨＥＣ計算回路の残り半分の計算対象となる部
   分入力系列の存在する位置よりも後にあり、かつ、１ビ
   ットに相当する時間づつ位相がずれていることを特徴と
   する、セル同期回路。 １０、固定長の前記ＡＴＭセルを含む前記入力信号系列
   に対し、前記ＨＥＣの正常性を用いて前記セルの先頭タ
   イミングを検出するセル同期回路において、 前記ＨＥＣが正常となった回数が予め定めておいた後方
   保護段数を越えた前記後方保護回路が複数存在した場合
   、または、存在することが予想される場合、予め与える
   別の条件を満たすまで後方保護状態を継続する同期復帰
   確認回路を備えることを特徴とした、セル同期回路。 １１、固定長の前記ＡＴＭセルを含む前記入力信号系列
   に対し、前記ＨＥＣの正常性を用いて前記セルの先頭タ
   イミングを検出するセル同期回路において、 ａ）ハンティング状態において、ｋ（ｋは２以上の整数
   ）ビットづつずれた部分入力系列に対して前記ＨＥＣの
   正常性の判断を行い、一つ以上の正常な前記ＨＥＣを持
   つ部分入力系列が検出された時点で後方保護状態に入り
   、 ｂ）後方保護状態においては、正常な前記ＨＥＣを持つ
   部分入力系列と、そこから１ビットづつずれた部分入力
   系列に関して、後方保護を並列して行う、 ように計算位置指定の切替を行う機能を持つ、前記計算
   位置指定回路を備えることを特徴とした、セル同期回路
   。