JPH0642666B2

JPH0642666B2 - フレ−ム同期方式及び装置

Info

Publication number: JPH0642666B2
Application number: JP62080235A
Authority: JP
Inventors: 徳夫吉田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1994-06-01
Anticipated expiration: 2009-06-01
Also published as: JPS63246050A

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、基幹伝送系、公衆綱、加入者系等のディジ
タル伝送係に用いられる同期方式に関するものである。

（従来の技術）伝送媒体として光ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Mbps〜Gb
ps程度の伝送が可能になりつつある。大容量化されたデ
ィジタル伝送系を有効に使用する上で、時分割多重方式
が考えられるが高速処理が必要となるため、フレーム構
成をできるだけ簡単にして、回路の小規模化、簡易化を
はかっている。その１つの方法として、ビット単位の時
分割多重方式があり、第４図は、一般的なビット多重方
式のフレーム構成図である。同図においては、１フレー
ムはＫビットで構成され、１フレームをビット単位でＫ
チャネルに分け、そのうちの１チャネルをフレームチャ
ネルに割り当てており、Ｆはフレームチャネル、＃１〜
＃Ｋ−１はビット単位のＫ−１個のチャネルである。こ
の方式においては、ビット多重するときに固有フレーム
パターンは１ビットずつ数フレーム単位にフレームチャ
ネル（Ｆ）に挿入されており、同期検出においては、チ
ャネル単位にデータを分離した後任意のチャネルから分
離された信号列が挿入した固有フレームパターンと一致
するかどうかでフレームチャネルを検出し同期検出を行
なっている。

また他の方法としてフレームをサブフレーム単位に分
け、フレームパターンを各サブフレームに分散させる方
法があり、第５図にそのフレーム構成の一般例を示す。
同図においては、１フレームをＬ個のサブフレームに分
け、各サブフレームは、１ビット単位であり、１フレー
ム（１×Ｌ）ビットの構成になっており各サブフレーム
の先頭１ビットに順次にフレームパターンが１ビットず
つ挿入されている。Fi（i=1,2,…,L）は各サブフレーム
の先頭１ビットに挿入されるフレームビット、＃１〜＃
Ｌは１ビット単位のサブフレームを示す。この方式にお
いては(F₁F₂F_３…F_L-1F_L)がフレームパターンとなって
おり、同期検出においては、分離された信号列から(F₁F
₂F_３…F_L-1F₁)なるフレームパターンを検出することに
よって同期検出を行なっている。フレムパターンをフレ
ームビットであるF₁〜F_Lの全てに挿入する必要はなく、
例えば、フレームパターンがフレームビットF₁F₂F₅……
に挿入されている場合には残りのフレームビットF₂F₄F₆
……を用いて伝送路監視用モニタやサービスモニタ等の
情報を伝送することも可能である。

（発明が解決しようとする問題点）第４図に示されたようなビット多重方式においては、フ
レームチャネル（Ｆ）として、１フレームＫビット中１
ビットを使用している。回路の小規模化、簡易化をはか
るためには、１フレームを構成するＫの長さはあまり大
きくすることはできないため、伝送データ量におけるフ
レームパターンの信号量が１／Ｋと大きくなっている。
このオーバーヘッドは伝送容量を増大高速化するに従っ
て大きくなることが予想され、更にシステムの信頼性や
サービス性等を考えると、伝送路監視モニタやサービス
モニタ等の情報を伝送するチャネルも必要となり、この
傾向は著しく増大することになる。また、第５図に示さ
れたような、フレームをサブフレーム単位に分け、フレ
ームパターンを各サブフレームに分散させる方式におい
ては、固有なフレームパターンである（F₁F₂F₃……F_L-1
F_L）と一致する信号列を分離された信号列から検出する
ことにより同期検出を行ない、フレーム同期およびサブ
フレーム同期の確保を行なっている。フレームビットF₁
〜F_L内に伝送路監視モニタやサービスモニタ等の情報を
挿入して伝送したり１フレーム内のサブフレーム数Ｌ
や、サブフレームの構成ビット数Ｉを増やすことによ
り、回路の複雑さを増すことなく、伝送データ量に対す
るオーバーヘッドが少ない情報伝達が可能になる。

しかしながら、一度同期が外れた場合には、フレームパ
ターンである（F₁F₂F₃……F_L-1F_L）と一致する信号列を
分離された信号列から検出するためには、最悪１フレー
ム間のハンティングが必要となるために同期復帰を行う
までにかかる最悪の同期時間はＬ×Ｉ×１フレーム〔Ｓ
ＥＣ〕となりサブフレーム数Ｌやサブフレーム構成ビッ
ト数Ｉが大きくなってしまうと、一度同期が外れてから
フレームパターン（F₁F₂F₃……F_L-1F_L）を検出するまで
にかかる平均時間が大きくなっていた。

更に同方式において、固有なフレームパターンである
（F₁F₂…F_L-1F_L）を分離するためには、通常直並列変換
器を用いて入力信号を展開し、その１系列から固有なフ
レームパターンの検出を行なっている。このため、一度
同期が外れた場合には、最悪並列展開された全系列に対
してフレーム同期用パターンの検出を行う必要があっ
た。

本発明は、これらの問題点を解決し、回路規模の増大複
雑さを増すことなく伝送データ量に対するフレームパタ
ーン信号量のオーバーヘッドを少なくし、フレームパタ
ーンの検出が容易で、かつ、同期復帰にかかる平均時間
を縮少することができ、更には、信号の処理速度を低減
するために用いられる直並列変換器の出力のうち少なく
ても１系列を検索すれば、系全体の状態を把握すること
ができる高速大容量の伝送系に適した同期検出回路を提
供することにある。

（問題点を解決するための手段）本発明によれば、第一の直並列変換器を用いてＭ個の系
列に展開され、前記Ｍ個の系列は各々第２の直並列変換
器によってＫ個の系列に展開されるＭ×Ｋ個のフレーム
は、サブフレーム数Ｌ、サブフレーム長Ｎビット、各サ
ブフレームの先頭１ビットにＬビットからなるフレーム
同期用パターンが分散して挿入される構成をとり、該フ
レーム同期用パターンとしては、前記Ｍ個の系列の各々
が第２の直並列変換器によって展開されるＫ個のフレー
ム毎に互いに排他的に存在するＭ種の生成多項式から生
成され且つ互いに排他的に存在する符号長Ｌビットの巡
回符号が挿入されていることを特徴とするフレーム同期
方式が得られる。

本発明によれば、受信信号をＭビット毎に取り出す第１
の直並列変換器と、該第１の直並列変換器のＭ本の出力
が接続され、該Ｍ本の入力信号のチャネルを入れ換えて
Ｍ本の信号を出力することが可能な第１のチャネル入れ
換え器と、該第１のチャネル入れ換え器の各々の出力信
号を入力線とし、該入力線の信号をＫビット毎に取り出
す第２の直並列変換器と、該第２の直並列変換器のＫ本
の出力信号が接続され、該Ｋ本の入力信号のチャネルを
入れ換えてＫ本の信号を出力することが可能な第２のチ
ャネル入れ換え器と、該第２のチャネル入れ換え器のＫ
本の出力線に接続され、該出力線の各々から取り出され
る符号長Ｌビットを係数とする符号多項式と予め定めら
れ且つ互いに排他的に存在するＭ種の生成多項式との剰
余を計算するＫ個の割り算器と、前記符号長Ｌビットと
該Ｋ個の割り算器の剰余を用いて前記第１及び第２のチ
ャネル入れ換え器のチャネル入れ換え制御を行う手段と
を含むことを特徴とするフレーム同期装置が得られる。

（実施例）本発明の実施例について説明する前に、ここでは巡回符
号について簡単に説明する。一般的に符号語を（A₀A₁A₂
…A_n-1）としたとき、A₀をｎ−１次、A₁をｎ−２次、
…、A_n-1を０次に対応させて、符号多項式F(X)を F(X)=A_n-1 ⁺A_n-2X+A_n-3X²+…+A₁X^n-2+A₀X^n-1…(1) と表すことができる。ここで符号長はｎであり、時間的
には高次の項A₀が最初に現れ、順次低次の方へと進み、
最後にA_n-1が現れるものとする。

ここで、符号長７、符号語として（C₁C₂C₃…C₇）を選ん
だとすると、符号多項式F(X)は６次の多項式で表すこと
が可能であり F₁(X)=C₇+C₆X+C₅X²+C₄X³+C₃X⁴+C₂X⁵+C₁X⁶…(2) と表せ、例えば、生成多項式G₁(X) として３次の多項式
を選び G₁(X)=1+X+X³ …(3) とした場合、 F₁(X)=Q₁(X)G₁(X) …(4) を満足するQ₁(X) なる多項式が存在すれば、式(2)の多
項式は式(3)の生成多項式から生成されたことになる。
ここで多項式Q₁(X) として、入力ビット列I=(1110)を係
数とする多項式 Q₁(X)=X+X²+X^３ …(5) を選び、２を法とする体を仮定すれば、 F₁(X)=Q₁(X)G₁(X) =(X+X²+X³)・(1+X+X³) =X+X5+X6 …(6) となり、符号語 ▲Ｗ¹ ₀▼=(1100010) …
(7) が、入力ビット列Ｉ=(1110)から生成されたことにな
る。この場合、入力ビット列としては、(0000)のビット
列を除いた 2⁴-1=15種のビット列があり、それぞれの入
力ビット列に対応した符号語が生成される。

更に、刊行物“「符号理論」（宮川洋、岩垂好裕、今井
秀樹著、昭晃堂、p194〜197）”に示されているよう
に、２を法とする体において、一般にｎを符号長とした
時、生成多項式G₁(X) がXⁿ+1を割切る時G₁(X) から生成
される符号語は巡回符号をなす。従って、式(3)の生成
多項式は、 (X⁷+1)/G₁(X)=(X⁷+1)/(X³+X+1) =X⁴+X²+X+1 …(8) で、X⁷+1をX⁴+X²+X+1 で割切るので、式(3)の生成多項
式から生成される符号長７の符号語は巡回符号となる。
即ち、式(7)の符号語において式(9)で示された行列Ｗの各行成分は符号長７の巡回符
号となり、 ▲Ｗ¹ ₁▼=(1100010) …(10-1) ▲Ｗ¹ ₂▼=(1000101) …(10-2) ▲Ｗ¹ ₃▼=(0001011) …(10-3) ▲Ｗ¹ ₄▼=(0010110) …(10-4) ▲Ｗ¹ ₅▼=(0101100) …(10-5) ▲Ｗ¹ ₆▼=(1011000) …(10-6) ▲Ｗ¹ ₇▼=(0110001) …(10-7) としたとき、▲Ｗ¹ ₁▼、▲Ｗ¹ ₂▼、…、▲Ｗ¹ ₇▼を係数
とする符号多項式は、式(3)の生成多項式で割切れるこ
とになる。

他方、生成多項式として G₂(X)=X³+X²+1 …(11) G₃(X)=X+1 …(12) を選んだ場合、式(11)、(12)の生成多項式はX⁷+1を割り
切ることが示されるので、式(11)、(12)からも同様に符
号長７の巡回符号が生成可能となる。

例えば Q₂(X)=X²+X+1 …(13) Q₃(X)=X⁴+X³+1 …(14) としたとき、 F₂(X)=Q₂(X)G₂(X) =(X²+X+1)(X³+X²+1) =1+X+X⁵ …(15) F₃(X)=Q₃(X)G₃(X) =(X⁴+X³+1)(X+1) =1+X+X³+X⁵ …(16) となり、式(15)、(16)で表わされる符号語 ▲Ｗ² ₀▼=(0100011) …(17) ▲Ｗ³ ₀▼=(0101011) …(18) は、符号長７の巡回符号となる。

つまり ▲Ｗ² ₁▼=(0100011) …(21-1) ▲Ｗ² ₂▼=(1000110) …(21-2) ▲Ｗ² ₃▼=(0001101) …(21-3) ▲Ｗ² ₄▼=(0011010) …(21-4) ▲Ｗ² ₅▼=(0110100) …(21-5) ▲Ｗ² ₆▼=(1101000) …(21-6) ▲Ｗ² ₇▼=(1010001) …(21-7) ▲Ｗ³ ₁▼=(0101011) …(22-1) ▲Ｗ³ ₂▼=(1010110) …(22-2) ▲Ｗ³ ₃▼=(0101101) …(22-3) ▲Ｗ³ ₄▼=(1011010) …(22-4) ▲Ｗ³ ₅▼=(0110101) …(22-5) ▲Ｗ³ ₆▼=(1101010) …(22-6) ▲Ｗ³ ₇▼=(1010101) …(22-7) としたとき、▲Ｗ² ₁▼,▲Ｗ² ₂▼,…，▲Ｗ² ₇▼を係数と
する符号多項式は、式(11)の生成多項式で割切れ、▲Ｗ
³ ₁▼,▲Ｗ³ ₂▼,…，▲Ｗ³ ₇▼を係数とする符号多項式式
は、式(12)の生成多項式で割切れることになる。更に式
(3)、(11)、(12)で示された生成多項式G₁(X),G₂(X),G
₃(X) は互いに排他的に存在し、２を法とする体におい
て同一の素因数をもたず、式(5)、(13)、(14)で示され
た多項式Q₁(X),Q₂(X),Q₃(X) が、式(3)、(11)、(12)で
示された生成多項式を因数にもたないので、式(10-1),
(10-2),…,(10-7) 、式(21-1),(21-2),…,(21-7) 及び
式(22-1),(22-2),…,(22-7) は互いに排他的に存在（そ
れぞれが排他的に群をなす）することがわかる。

第１図に本発明の一実施例におけるフレーム構成を示
す。同図における＃１〜＃３は、後述する第２図の第１
直並列変換回路103 によって３ビット展開された３系列
のうちの第１系列が第２の直並列変換回路109₁によって
３ビット展開された３系列の低次群データのフレームで
ある。同時に、＃４〜＃６、＃７〜＃９は、第１直並列
変換回路103 によって３ビット展開された３系列のうち
の第２、第３系列が第２の直並列変換回路109₂、109₃に
よって３ビット展開された３系列の低次群データのフレ
ームである。この各低次群のフレームは、サブフレーム
長Ｎビット、サブフレーム数７から構成されている。各
サブフレームの先頭１ビットにはパターン長７ビットの
フレーム同期用パターンが１ビットずつ分散して挿入さ
れている。フレーム同期用パターンとしては、式(3)、
(11)、(12)で示した生成多項式から生成され、各々排他
的に存在する３種の符号長７の巡回符号を選び出す。例
えば、式(10-1)、(21-1)及び(22-1)で示した符号を用い ▲Ｗ¹ ₁▼=(▲Ｆ¹ ₁▼▲Ｆ¹ ₂▼▲Ｆ¹ ₃▼▲Ｆ¹ ₄▼▲Ｆ¹ ₅▼
▲Ｆ¹ ₆▼▲Ｆ¹ ₇▼)=(1100010) …(10-1) ▲Ｗ² ₁▼=(▲Ｆ² ₁▼▲Ｆ² ₂▼▲Ｆ² ₃▼▲Ｆ² ₄▼▲Ｆ² ₅▼
▲Ｆ² ₆▼▲Ｆ² ₇▼)=(0100011) …(21-1) ▲Ｗ³ ₁▼=(▲Ｆ³ ₁▼▲Ｆ³ ₂▼▲Ｆ³ ₃▼▲Ｆ³ ₄▼▲Ｆ³ ₅▼
▲Ｆ³ ₆▼▲Ｆ³ ₇▼)=(0101011) …(22-1) となるようにフレーム同期用パターンが挿入されてい
る。

第２図に、第１の発明によるフレーム同期方式の実施例
を示す。同図において、101 は高次群入力データSin、1
02は高次群入力クロックCLKin、103 は第１の直並列変換
回路、104 は第１のチャネル入れ換え回路、105 は１／
３分周回路、106₁〜106₃は割り算器、107 は同期制御回
路、108₁〜108₃は第２の直並列変換回路、109₁〜109₃は
第２のチャネル入れ換え回路、110₁〜110₉は低次群出力
データSoutである。

同図に於て、高次群入力データ(Sin)101は、第１の直並
列変換回路103 において３ビットずつ順次取り出され３
系列に展開される。更に、この３系列の各々は第２の直
並列変換回路108₁〜108₃の入力となり３ビット展開され
る。直並列変換回路103 の出力線を入力情報とするチャ
ネル入れ換え回路104 、第２の直並列変換回路108₁〜10
8₃の出力線を入力情報とするチャネル入れ換え回路109₁
〜109₃は後述するような同期制御回路107 からの制御情
報を用いてチャネル切り替えを行った後、３系列の情報
を出力する。このチャネル入れ換え制御は、一度同期を
引き込めば、その後のチャネル制御はその状態を保持す
ればよく、高速制御を行う必要はない。また、このチャ
ネル入れ換え回路104 は、各入力を任意の出力に接続す
る機能は必要ではなく、ここでのチャネル入れ換え制御
はシーケンシャルなチャネル入れ換えを行うだけでよ
い。例えば、チャネル入れ換え回路104 の第１番目の出
力系列に系列Ａ、チャネル入れ換え回路104 の第２番目
の出力系列に系列Ｂ、チャネル入れ換え回路104 の第３
番目の出力系列に系列Ｃが出力されている場合、チャネ
ル入れ換え回路 104は、チャネル入れ換え回路104 の第
１番目の出力系列に系列Ｂ、チャネル入れ換え回路104
の第２番目の出力系列に系列Ｃ、チャネル入れ換え回路
104 の第３番目の出力系列に系列Ａ、または、チャネル
入れ換え回路104 の第１番目の出力系列に系列Ｃ、チャ
ネル入れ換え回路104 の第２番目の出力系列に系列Ａ、
チャネル入れ換え回路104 の第３番目の出力系列に系列
Ｂのデータを出力するようなシーケンシャルなチャネル
入れ換え制御を行うことができる。

以下、同期状態、及び非同期状態におけるハンティング
制御について順次説明する。

まず、同期状態においては、低次群出力データ110₁には
第１図の＃１のフレーム、以下同様に低次群出力データ
110₂には＃２、…、低次群出力データ110₉には＃９のフ
レームが現れる。つまり、低次群出力データ110₁〜11
0₃、低次群出力データ110₄〜110₆、低次群出力データ11
0₇〜110₉の各々には同一のフレーム同期用パターンから
なるフレームが現れることになる。低次群出力データ11
0₇〜110₉は、割り算器106₁〜106₃の入力信号となる。割
り算器106₁〜106₃は、それぞれの入力情報をＮビット
（低次群のサブフレーム周期）毎に取り込む。そして、
割り算器106₁は順次取り込まれた７ビットパターンを符
号語とする符号多項式と、式(3)、(11)、(12)で示した
生成多項式G₁(X)、G₂(X)、G₃(X) との割り算、割り算器10
6₂〜106₃は７ビットパターンを符号語とする符号多項式
と、生成多項式G₃(X) との割り算を行う。同期状態にお
いては、割り算器106₁は、式(22-1)で示したフレーム同
期用パターンを取り込み、生成多項式G₃(X) との剰余だ
けが零となる。同様に、割り算器106₂〜106₃の剰余も零
となる。割り算器106₁〜106₃は、各々の剰余の結果を同
期制御回路107 に供給する。同期制御回路107 は、各割
り算器106₁〜106₃の剰余零の確認と、割り算器106₁〜10
6₃が取り込んだ７ビットパターンと式(22-1)で示したパ
ターンの一致を確認することにより同期状態の確保確認
を行う。

また、低次群出力データ110₁〜110₉の各々のフレームに
挿入されているフレーム同期用パターンを用いて、各低
次群単位に同期状態の確保確認機能を設ける構成も可能
である。

次に、非同期状態に陥った場合のハンティング制御につ
いて説明する。非同期状態においては、まず、低次群出
データ110₇〜110₉の系列に、第１図で示した＃１〜＃
３、＃４〜＃６、＃７〜＃９の何れのフレームが送信さ
れているのかの検出を行う。このために、割り算器106₁
は低次群出力データ110₇をＮビット毎に取り込む。そし
て、この順次取り込まれた７ビットパターンを符号語と
する符号多項式と、式(3)、(11)、(12)で示した生成多
項式G₁(X)、G₂(X)、G₃(X) との割り算を行う。同期制御回
路107 においては、その剰余の結果を調べる。何れの剰
余も非零であるならば、割り算器106₁が低次群出力デー
タ110₇からＮビット毎に取り込む位相を１ビットシフト
させる。この操作を割り算器106₁の剰余の何れかが零と
なるまで行う。割り算器106₁の何れの剰余も非零である
ということは、割り算器106₁に取り込まれるビット列
が、第１図のフレームに挿入されたフレーム同期用パタ
ーン以外、つまりは、式(10-1)、(21-1)、(22-1)で示し
た巡回符号を成すフレーム同期用パターン以外の情報で
あることを意味する。他方、割り算器106₁の余剰の何れ
かが零になったということは、式(10-1)、(21-1)、(22-
1)で示した巡回符号を成すフレーム同期用パターン群を
検出したことを意味する。このとき同期制御回路107 に
おいては、何れの生成多項式との剰余が零となったかの
判定を行う。つまり、生成多項式G₁(X) との剰余が零と
なった場合には＃１〜＃３、生成多項式G₂(X) との剰余
が零となった場合には＃４〜＃６、生成多項式G₂(X) と
の剰余が零となった場合には＃７〜＃９の何れかのフレ
ームが送信されていると判断する。この結果に基づい
て、同期制御回路107 はチャネル入れ換え回路104 に制
御情報を送り、低次群出力データ110₇〜110₉の系列に第
１図の＃７〜＃９のフレームが送信されるように、シー
ケンシャルなチャネル入れ換えを行う。

このときの低次群出力データ110₇〜110₉系列の状態を第
３図に示す。同図において ▲Ｗ³ ₁▼=(▲Ｆ³ ₁▼▲Ｆ³ ₂▼▲Ｆ³ ₃▼▲Ｆ³ ₄▼▲Ｆ³ ₅▼
▲Ｆ³ ₆▼▲Ｆ³ ₇▼)=(f₁f₂f₃f₄f₅f₆f₇)…(22-1) であり、f¹、f²、f³は各々同期状態における＃７のフレ
ーム、＃８のフレーム、及び＃９のフレームに挿入され
たフレーム同期用パターンに対応している。

同図の如く、チャネル入れ換え回路104 のチャネル入れ
換え制御後の状態としては(a),(b),(c)の３状態が考え
られる。(a)は＃７、(b)は＃８、(c)は＃９のフレームの低
次群出力データ110₇に送信されている場合を示す。

以降は、チャネル入れ換え回路104 のチャネル入れ換え
制御後の状態が(c)となり、割り算器106₁は低次群出力
データ110₇をa₁、…、a₇の順に順次取り込んでいる場合
の同期制御について説明する。このとき、同時刻に割り
算器106₂、106₃が低次群出力データ110₈、110₉から取り
込むビットパターンは、フレーム同期用パターン以外の
情報であり、生成多項式G₃(X) との割り算を行う割り算
器106₂、106₃の剰余は何れも非零となる。この情報は低
次群出力データ110₇に送信されているフレームが、＃９
のフレームであることを示している。つまり、低次群出
力データ110₇に＃７のフレームが送信されている場合
は、割り算器106₂、106₃の剰余は全て零であり、＃８の
フレームが送信されている場合は、割り算器106₂の剰余
は零、割り算器106₂の剰余は非零、＃９のフレームが送
信されている場合は、割り算器106₂、106₃の剰余は何れ
も非零となるので、同期制御回路107 はこの情報に基づ
いた制御情報をチャネル入れ換え回路109₁〜109₃に送
り、低次群出力データ110₇に＃７のフレームが送信され
るように制御する。これにより、低次群出力データ110₁
には＃１、…、低次群出力データ110₉には＃９のフレー
ムが現れることになる。

しかしながら、この状態においても割り算器106₁〜106₃
に取り込まれた７ビットパターンは、必ずしも式(22-1)
で示した符号列と全く同じ順番で取り込まれているとは
限らない。つまりサブフレーム同期が確保されたに過ぎ
ない。そこで同期制御回路107 においては、シーケンシ
ャルなチャネル入れ換え制御と同時に、割り算器106₁〜
106₃に取り込まれた７ビットパターンと式(22-1)の符号
列の位相差を検出し、フレーム同期確保を行う。

低次群出力データ110₁〜110₉におけるサブフレームビッ
ト数はＮビットであるので、一度非同期状態に陥ってか
らチャネル入れ換え制御並びにフレーム同期の確保を行
うまでに要する最悪なハンティング回数はＮ−１回とな
り、フレーム同期用パターン群の検出と同時に速やかな
同期処理が可能となる。

以上、１フレーム内のサブフレーム数７、巡回符号の符
号長７、生成多項式の種類３、直並列変換回路による展
開数３の場合を例に挙げて説明してきたが、本発明はこ
れらの組合せに限られるものではなく、例えば直並列変
換回路の展開数を増すことにより、より処理速度を低速
化することが可能となる。また、割り算器106₁〜106
₃は、シフトレジスタとｍod２の加算器を用いることに
より容易に構成可能であり、回路の簡易化、小規模化を
図ることができる。

（発明の効果）このように、本発明による同期方式を用いれば、同期検
出が容易で、同期処理の低速化が図られ、また高次群デ
ータで特にフレーム構成を意識することなく系全体の状
態把握が可能となり、更には、平均非同期継続時間が従
来構成による同期方式に比べ著しく改善されていること
がわかる。

この発明は、このように高速・大容量な伝送系に適した
同期方式であり、将来より一層高速・大容量化される伝
送系への応用にその活用が期待されるものである。

【図面の簡単な説明】

第１図は本発明のフレーム構成図、第２図は本発明の実
施例におけるブロック図、第３図は低次群出力データ系
の状態図、第４図、第５図は従来例におけるフレーム構
成図である。 101高次群入力データSin、 102高次群入力クロックCLKi
n、 103第１の直並列変換回路、104第１のチャネル入れ換
え回路、105１／３分周回路、106₁〜106₃割り算器、107同
期制御回路、108₁〜108₃第２の直並列変換回路、109₁〜
109₃第２のチャネル入れ換え回路、110₁〜110₁₀ 低次群
出力データSout。

Claims

【特許請求の範囲】

【請求項１】第一の直並列変換器を用いてＭ個の系列に
展開され、前記Ｍ個の系列は各々第２の直並列変換器に
よってＫ個の系列に展開されるＭ×Ｋ個のフレームは、
サブフレーム数Ｌ、サブフレーム長Ｎビット、各サブフ
レームの先頭１ビットにＬビットからなるフレーム同期
用パターンが分散して挿入される構成をとり、該フレー
ム同期用パターンとしては、前記Ｍ個の系列の各々が第
２の直並列変換器によって展開されるＫ個のフレーム毎
に互いに排他的に存在するＭ種の生成多項式から生成さ
れ且つ互いに排他的に存在する符号長Ｌビットの巡回符
号が挿入されていることを特徴とするフレーム同期方
式。
【請求項２】受信信号をＭビット毎に取り出す第１の直
並列変換器と、該第１の直並列変換器のＭ本の出力が接
続され、該Ｍ本の入力信号のチャネルを入れ換えてＭ本
の信号を出力することが可能な第１のチャネル入れ換え
器と、該第１のチャネル入れ換え器の各々の出力信号を
入力線とし、該入力線の信号をＫビット毎に取り出す第
２の直並列変換器と、該第２の直並列変換器のＫ本の出
力信号が接続され、該Ｋ本の入力信号のチャネルを入れ
換えてＫ本の信号を出力することが可能な第２のチャネ
ル入れ換え器と、該第２のチャネル入れ換え器のＫ本の
出力線に接続され、該出力線の各々から取り出される符
号長Ｌビットを係数とする符号多項式と予め定められ且
つ互いに排他的に存在するＭ種の生成多項式との剰余を
計算するＫ個の割り算器と、前記符号長Ｌビットと該Ｋ
個の割り算器の剰余を用いて前記第１及び第２のチャネ
ル入れ換え器のチャネル入れ換え制御を行う手段とを含
むことを特徴とするフレーム同期装置。