JPH0683206B2 - データ通信方法及びネットワーク - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般に遠隔通信交換システムに関し、詳しく
は、複数のアクセス・コードを使ってデータをコード化
するコード分割多重化交換システムに関するものであ
る。このシステムでは、経路選択は、その部分が、交換
機内の各ノードに関連するコード化システム及び復号シ
ステムによって実行される。

B.従来技術及びその問題点 近年、データ処理システムの計算能力が急速に高まって
いる。特に、単一の問題を解決するための単一のプログ
ラムまたは１組の関連するプログラムの制御下で同時に
動作する、複数の処理要素の使用が著しく増加してい
る。これらの処理要素は、緊密結合処理環境のように近
接していてもよく、また離れた位置にあって複合データ
処理ネットワークを介して相互に連結されていてもよ
い。このタイプのシステムでは、プロセッサ間でのデー
タ及び制御情報の通信が、複数プロセッサ・システムの
効率を決定する重要な要素である。

従来、このようなプロセッサ間通信は、各プロセッサに
結合され、複数の処理要素間でデータを経路指定するた
めの制御装置を含む、交換システムによって実現されて
きた。このタイプの交換システムは、高性能プロセッサ
を含む処理ネットワークで動作し、広帯域幅の信号伝送
媒体と制御装置を含むことが望ましい。この制御装置
は、迅速に、しかも利用可能な通信チャネルへのアクセ
スに際してプロセッサ間で衝突が発生しないように、シ
ステムに接続されているプロセッサ間でデータを経路指
定することができるものである。

光ファイバ伝送媒体はそのような高性能処理ネットワー
クに適した帯域幅を有する。ただし、光ファイバ伝送媒
体の利用による帯域幅の増大に、交換機制御装置の処理
速度の増加が適合しなくてはならない。そうでないと、
交換機の全体的効率が、高性能処理システムにとって望
ましい効率より下回ってしまう。しかし交換システムの
効率を高めるために交換機制御装置を結合することは、
伝送回線の比較的簡単な結合に比べてはるかに困難な作
業である。すなわち、交換機経路指定コマンドの並列処
理は、データの並列伝送ほど簡単ではない。したがって
交換機制御装置は将来の高速交換機構におけるネックと
なる可能性がある。

この問題を回避する１つの方法は、制御装置から交換シ
ステムの他の構成要素へリアルタイム制御機能の一部を
移譲するものである。極限的には、この手法は自己経路
指定交換システムすなわち制御装置のない交換システム
をもたらす。このタイプの交換システムでは、メッセー
ジ経路指定は、伝送構成要素の設計に含まれることにな
る。この種の自己経路指定システムは、以下に説明する
コード分割複数アクセス（CDMA）技法を利用して実現で
きる。

従来技術では、米国特許出願第3715508号明細書は、複
数の擬似ランダム、相互直交コード・シーケンスを使っ
て複数のメッセージをコード化する交換回路を記載して
いる。コード化されたメッセージは、線形加算されて伝
送すべき信号を生成する。信号は複数の受信装置によっ
て復号される。各受信装置は、加算されたメッセージ信
号を当該の再生されたコードで算術処理する。これらの
コードはデータのコード化に使用されるものと同じ擬似
ランダム・シーケンスである。復号動作の最終ステップ
は、各受信装置によって生成された処理済み信号を積分
することである。コードは相互に直交しているので、各
受信装置は、加算されたメッセー信号から１個のメッセ
ージだけを回復する。

米国特許出願第4475186号明細書は、複数の擬似ランダ
ム・コード・シーケンスを使って複数のメッセージをコ
ード化する交換システムを記載している。これらのコー
ド・シーケンスはそれぞれ、ロープのないパルス機能と
自動的に相関し、自動相関機能のピーク時に複数のコー
ド・シーケンスの他の各コード・シーケンスとゼロの相
関を示す。この特性によりコード・シーケンスは相互に
直交する。この交換システムは、自動的に、特定の入力
回線に供給されたメッセージを、その入力回線で使用さ
れるコードに適合する選択された出力回線に経路指定す
る。

C.問題点を解決するための手段 本発明の目的は、複数ポート・データ伝送システム用の
高速交換システムを提供することにある。

本発明の別の目的は、所望のデータ発信元と宛先を一義
的に識別するコードを、送られる各データ項目と関連づ
ける、複数ポート・データ伝送システム用データ・コー
ド化システムを提供することである。

本発明の別の目的は、Ｎ個より多いポートを有するデー
タ伝送システムに対応できるように容易に拡張できる、
Ｎポート・データ伝送システム用高速交換機を提供する
ことである。

本発明のもう１つの目的は、比較的高帯域幅の効率を持
つ複数ポート・データ伝送システムを提供することにあ
る。

本発明では、複数の発信元プロセッサまたはノードが、
Ｎ個の宛先プロセッサまたはノードのそれぞれと通信で
きるよう、中央交換ネットワークに結合されている。交
換システムの回路は、伝送されるデータの異なるそれぞ
れの値に対してコード・ワードを割り当てる。コード・
ワードは、データの値と、それを受信する宛先プロセッ
サを決定する。複数の発信元プロセッサのそれぞれに応
答して生成されるコード・ワードが組み合わされて、対
応する複数のチャネル記号セットになる。

組み合わされたコード値は、個々の成分コード・ワード
に分解され、それが後で宛先プロセッサに応じて再び組
み合わされる。特定の宛先プロセッサに対する再組合せ
されたコード値のそれぞれは、各発信元プロセッサから
のデータ値の組合せを表す１組のチャネル記号である。
これらの再組合せコード値は、交換システムと宛先プロ
セッサ間のインターフェースで、その成分コード・ワー
ドに還元される。各コード・ワードは、対応する発信元
プロセッサに関連づけられ、その当該の宛先プロセッサ
に供給される。

D.実施例 本発明の実施例の説明は、コンピュータ・ネットワーク
の交換システムに関して行なう。このネットワークにつ
いて以下に説明する。まず第１図に関して一般的に説明
し、続いて第２図ないし第８図に関して詳細に説明す
る。このネットワークでは、ＡないしＨで示す８台のプ
ロセッサが、それぞれ交換システムに結合された入力ポ
ート（宛先ノード）と出力ポート（送信元ノード）を有
し、どのプロセッサも他のプロセッサと相互に通信する
ことができるようになっている。８台のプロセッサのう
ち３台（Ａ、Ｂ、Ｈ）の出力ポートをブロック110、11
8、124で表す。プロセッサＡ、Ｂ、Ｈの入力ポートをブ
ロック134、140、146で表す。説明を簡単にするため、
以下では８台のプロセッサとそれらに対応する交換機イ
ンターフェースのうちこれら３個だけについて述べる。

第１図に示した交換システムは、それぞれ出力ポート11
0、118、124に結合された、入力インターフェース回路1
12、120、126を含む。本発明のこの具体例で使用されて
いる各入力インターフェースは、８個の基本コード化デ
ータ値を生成するため、その関連プロセッサ出力ポート
から供給される８個の各ビット直列信号（各宛先プロセ
ッサごとに１つ）から、８個の単一ビット値をコード化
する。次にこれらのコード化データ値は、加算によって
組み合わされて、Ｎ個のアナログ・データ値またはチャ
ネル記号のシーケンスになる。以下で説明する本発明の
２つの実施例では、Ｎは８以下である。

入力インターフェース112、120、126はまた、それぞれ
出力インターフェース132、138、144からクロック信号A
CK、BCK、HCKを受け取るように結合されている。本発明
のこの実施例では、出力インターフェースは対応する入
力インターフェースに近接した位置にある。クロック信
号ACK、BCK、HCKは以下に説明するように、交換機ファ
ブリック116から供給されるマスタ・クロック信号MCKか
ら生成される。入力インターフェース112、120、126は
また、それぞれプロセッサ出力ポート110、118、124か
ら供給されるクロック信号WCKA、WCKB、WCKHにも応答す
る。これらのクロック信号は、入力インターフェースを
当該のプロセッサ出力ポートに対して同期させる。

入力インターフェース112、120、126から供給されるア
ナログ・データ・シーケンスは、それぞれデータ・チャ
ネル114、122、128を介して交換機ファブリック116に結
合される。交換機ファブリック116とは、さまざまな発
信元プロセッサからの信号を再グループ化して、当該の
宛先プロセッサに送る信号伝送ネットワークである。本
発明のこの実施例では、交換機ファブリック116で使用
されるデータ・チャネルは光ファイバである。ただし後
述のように、光ファイバの代わりに他のタイプのチャネ
ル、たとえば従来の電気伝送回路なども使用できる。

交換機ファブリック116は入力インターフェース112、12
0、126から供給されるＮ個のチャネル記号のセットを部
分的に復号して、当該の成分基本コード化データ値を得
る。これらの基本コード値はそれぞれその宛先プロセッ
サを一義的に識別するが、宛先プロセッサに応じてグル
ープ化される。各値のグループは加算によって組み合わ
され、アナログ・データ・シーケンス（すなわちＮチャ
ネル記号のセット）を形成する。これらのデータ・シー
ケンスは、入力インターフェース112、120、126によっ
て形成されるものと同じタイプである。交換機ファブリ
ック116によって生成されるデータ・シーケンスは次
に、データ・チャネル130、136、142を介して出力イン
ターフェース132、138、144に送られる。交換機ファブ
リック116はまた、受信したシーケンス内のデータを再
同期させて、それが供給するシーケンスが単一の内部生
成クロック信号と同位相となるようにする。

各出力インターフェース132、138、144は、受信時にデ
ータ・シーケンスを復号する。まず記号コード値に復号
し、次に元のビット直列データ信号に複号する。出力イ
ンターフェース132、138、144によって生成される復号
データ信号は、当該のプロセッサ入力ポート134、140、
146に供給される。出力インターフェース132、138、144
はそれぞれクロック信号RCKA、RCKB、RCKHに応答して、
各ビット直列信号をプロセッサ入力ポート134、140、14
6に同期させる。上述のように、出力インターフェース1
32、138、144はまた、それぞれ各入力インターフェース
回路112、120、126にクロック信号ACK、BCK、HCKを供給
する。

以下に、交換システムについてさらに詳しく説明する。

入力インターフェース回路では、８個のビット直列信号
を対応するプロセッサ出力ポートから同時に受け取る。
この場合、各宛先プロセッサに対し１個のビット直列信
号が固定した順序で割り当てられる。本発明のこの実施
例では、最初の入力端子に供給される信号は、宛先プロ
セッサＡに送られ、第２の入力端子に供給される信号
は、宛先プロセッサＢに送られ、以下同様である。これ
らのビット直列信号は、入力インターフェース回路内で
別々の処理段で処理され、入力インターフェース回路に
よって供給されるアナログ・データ・シーケンスを形成
する。第２図は、入力インターフェース回路112、120、
126の１つとして使用するのに適した回路を示す。この
回路を、回路112に関して説明する。第２図では、８個
の処理段の３つだけを示し、それらのうち破線の枠200
で囲んだものについてのみ以下に説明する。

処理段200は、特定の宛先プロセッサに送信されるデー
タを記憶するバッファ212、バッファから供給されるビ
ット直列信号を受け取り、受信データ・ビットが０か１
かに応じて、２つのコード・ワードのうちの１つを発行
するエンコーダ214、コード・ワードを直列化する並列
／直列変換器216、データを、伝送チャネルを介して伝
送するのに適した形に変換する送信装置218の４個の構
成要素を含む。

カプラ220は、入力インターフェース回路の８個の処理
段の出力信号を加算によって組み合わせて、アナログ・
データ信号（すなわちチャネル記号セット）を生成し、
それが伝送チャネル114に供給される。

バッファ212は、単一ビットの先入れ先出しメモリ（FIF
O）として動作する。このメモリ用の書込みクロック信
号は、入力インターフェース112が接続されているプロ
セッサ出力ポート110から供給される信号WCKAである。
読取りクロック信号RCKは、出力インターフェース134か
ら供給される信号ACKと同期される。このクロック信号
は、出力インターフェース132により、交換機ファブリ
ック116によって生成されるマスタ・クロック信号MCKか
ら生成される。したがって、信号RCKは、マスタ・クロ
ック信号MCKの周期とほぼ同じ周期を持つ。バッファ212
は、バッファが空のときにデータを読み取ろうとした場
合にゼロの値を供給する。

第２図では、クロック信号RCKとクロック信号WDCK及びB
ITCKが制御装置回路210によって生成される。信号WDCK
は信号RCKの位相が遅れたもので、信号BITCKは信号WDCK
に対して位相が遅れ、信号WDCKの周波数のＮ倍の周波数
をもつ。ただしＮは、入力インターフェース回路112か
ら供給されるデータ・シーケンス内のチャネル記号の数
である。信号BITCKは、制御装置210の内部の従来の位相
ロック・ループ回路によって生成することもでき、また
その信号が信号BITCKと同じ周波数供給される場合に
は、信号ACKから生成することもできる。信号RCK、WDC
K、BITCKは、入力インターフェース回路の８個の処理段
すべてに供給される。

バッファ212から供給される信号WDCKとデータ値は、エ
ンコーダ214に供給される。入力インターフェース回路
で使用されるエンコーダは、それぞれ他のすべてのエン
コーダとは独立している。各エンコーダは、実際には、
ハードワイヤ接続されたセレクタであり、信号WDCKの各
パルスごとに、バッファ212から供給されるビットが１
かそれとも０かによって２つの可能なＮビット・コード
・ワード、XiまたはYiの一方を供給する。コード・ワー
ドを選択するためのコード・テーブルについて、第3A図
及び第3B図に関して以下に説明する。

エンコーダ214から供給されるＮビット・コード・ワー
ドは、並列／直列変換器216に供給される。変換器216
は、たとえば、Ｎビット並列入力直列出力シフト・レジ
スタでもよい。コード・ワードは、信号WDCKと同期して
レジスタ216にロードされ、信号BITCKと同期して１ビッ
トずつシフト・アウトされる。レジスタ216から供給さ
れるビット直列信号は、送信回路218に供給される。

本発明のこの実施例で使用される送信装置218は、オン
／オフ・タイプの送信装置である。１の値を送信すべき
ときは１単位の電力が送られ、０が送信するときは電力
が送られない。使用する送信装置の種類は、交換機ファ
ブリック116へのチャネル114としてどんな伝送媒体が選
択されるかによって変わる。本発明のこの実施例では、
光ファイバを使って入力インターフェース112、120、12
6からの信号を交換機ファブリック116に供給する。した
がって、送信装置218は発光ダイオード（LED）またはレ
ーザ・ダイオードである。光ファイバの代わりに従来の
電気的伝送回路を使用する場合は、送信装置218は、た
とえば電源（図示せず）でよい。

入力インターフェース回路の各処理段の送信装置は、カ
プラ220に接続される。カプラ220は受動装置（たとえば
従来の光カプラやレジスタ・ネットワーク）であり、入
力信号を加算によって組み合わせ、伝送チャネル114を
介して交換機ファブリック116に組み合わせた信号を送
信する。信号BITCKの各周期に、伝送される記号はＭ電
力単位からなる。ただしＭは対応する信号BITCKの周期
にさまざまな送信装置の入力端子に存在していた１の数
である。

第１図に示した交換システムの８個の入力インターフェ
ースによって使用されるコード・セットは、単一の基本
コード・セットの異なる置換である。本発明で使用する
コードの種類は、加算式チャネル用の複数アクセス・コ
ードと定義される。この種のコードは、入力インターフ
ェース回路のＫ個の入力端子のそれぞれで１または０を
表す、Ｋ個のＮビット・コード値の加算組合せが、Ｎ個
のアナログ値からなる独特のシーケンスを生成するとい
う特性を持つ。これらのアナログ値のそれぞれがチャネ
ル記号である。このチャネル記号のシーケンスを使っ
て、元のＫ個のＮビット・コード値を明白に回復するこ
とができる。基本コード・セットの例を、第3A図及び第
3B図に示す。

第3A図に示したコードは、８個の入力値をコード化する
のに使用できる加算式チャネル用の可能なもっとも単純
な複数アクセス・コードである。第3A図では、ＫとＮは
共に８である。第3A図の表の各行は、特定の入力インタ
ーフェース回路のエンコーダ（たとえば、214、224また
は234）の１つが使用する２つのコード値を表す。８行
は、入力インターフェース回路の８つの処理段のそれぞ
れに割り当てられたコード対を表す。表の片側（すなわ
ちXiまたはYi）の各列は、カプラ220から供給される８
つの値のアナログ・データ・シーケンスにおけるタイム
・スロットを表す。

第3A図に示したコード表は、実際には、伝送チャネルの
時分割多重化である。これは、各宛先プロセッサが、カ
プラ220から供給される８つの値からなるシーケンス
で、それ自体のタイム・スロットを割り振られるという
理由による。したがって、第3A図に示したコードを使用
する際、入力インターフェース回路の８つの入力端子上
の１と０の組合せにより、独特の合計値が生成されると
いうことは明らかである。

第3B図に示したコードも、自明ではないがこの特性をも
つ。このコードの一般的フォーマットは、Ｎが４であ
り、したがって各コード値は４ビットしかもたない点を
除き、第3A図に示したコードと同じである。したがっ
て、入力インターフェースは、４個のチャネル記号しか
含まないアナログ・シーケンスを供給する。これらのデ
ータ・シーケンスは第3A図のコードによって生成される
シーケンスの半分の長さであるため、このコードを使用
するシステムは第3A図のコードを使用するシステムに比
べて効率が２倍となる。

上述の、第3A図及び第3B図に示したコード表は、第１図
に示した交換システムの８つの入力インターフェース回
路のどれか１つに割り当てられたコード値を表す。他の
各入力インターフェースに割り当てられたコード値は、
第3A図及び第3B図に示した表の各行の置換によって表さ
れる。第５図に示した表は、第3A図または第3B図のどち
らか一方の表の各行の可能な１組の置換を示したもので
ある。この表は、第１図に示した交換システムの８個の
入力インターフェース回路すべてに適したコード値を示
している。

第５図に示した１組の置換が望ましいのは、特定の宛先
プロセッサ用としてメッセージを指定するために、各入
力インターフェース・ファイルによって異なるコード値
が使用されるからである。実際には、宛先プロセッサの
どれか１つに対し、発信元プロセッサのすべてが使用す
るコード・セットは、入力インターフェース回路のどれ
かが使用するコード表のコード値すべてを含む。したが
って、所与の宛先プロセッサ用の８個の入力インターフ
ェース回路すべてからの基本コード値の加算組合せで、
Ｎ個のアナログ・チャネル記号の独特のシーケンスが生
成される。第５図に示した置換表のこの特性を、後で説
明するように交換機ファブリック回路116で使用して、
さまざまな入力インターフェース回路から供給されるデ
ータ信号を、その対応する宛先プロセッサに明白に経路
指定する。

第４図は、交換機ファブリック116として使用するのに
適した回路のブロック・ダイヤグラムである。第４図に
示した交換機ファブリック回路は、各入力インターフェ
ース回路に１段ずつ、計８つの処理段を含む。そのうち
第１段、第２段及び第８段について示す。デコーダによ
って使用されるコード表を除き、８つの段のそれぞれで
使用される回路は同じである。したがって破線の枠で囲
んだ段400についてのみ詳しく説明する。

処理段400は、受信装置410、デコーダ414、８個のＮビ
ット幅FIFO、８個の並列／直列変換器、８個の送信装置
及びクロック生成回路412を含む。段400には、FIFOのう
ちの３つ（416、418、420）、並列／直列変換器のうち
の３つ（422、424、426）及び送信装置のうちの３つ（4
28、430、432）だけを示す。さらに、交換機ファブリッ
ク回路116は、各出力インターフェース回路に１つず
つ、計８つのカプラを含む。これらカプラのうち第１カ
プラ（434）、第２カプラ（436）及び第８カプラ（43
8）を示す。交換機ファブリック116によって生成される
出力信号のすべてが、出力クロック生成回路468によっ
て生成される内部クロック信号と同期されている。

第１図に関して、各入力インターフェース回路112、12
0、126から供給されるアナログ値シーケンスは、それぞ
れ伝送チャネル114、122、128を介して交換機ファブリ
ックに供給される。これらの伝送チャネルは長さが異な
ることがあり、したがって異なる入力インターフェース
回路によって伝送されるデータ・シーケンスが交換機フ
ァブリックに到着する時間も異なることがある。伝送チ
ャネル114によって運ばれるデータは、受信装置410に供
給される。伝送チャネルが光ファイバの場合、受信装置
410は、光エネルギーを電流に変換するためのトランス
デューサ（図示せず）を含む。一方、伝送チャネルが電
気的伝送回線の場合には、受信装置410は、伝送回線を
終端し、デコーダ414へ供給するのに適したレベルに受
信信号を増幅するための回路（図示せず）を含む。

受信装置410から供給される電気信号は、デコーダ414と
クロック生成機能412に供給される。クロック生成機能4
12は、通常のフェーズ・ロック・ループ（PLL）回路
（図示せず）を含むものでよく、クロック信号CDECAと
クロック信号CWRAを生成する。クロック信号CDECAは、
受信装置410から供給されるデータ・ストリームと同期
される。またクロック信号CWRAは、クロック信号CDECA
に対して位相がずれ、周波数が信号CDECAの周波数の1/N
倍である。クロック生成機能412は、プログラマブル位
相シフタ（図示せず）と分周器（図示せず）を含むもの
でもよく、出力クロック生成機能468から供給されるマ
スタ・クロック信号MCKからクロック信号CDECAとCWRAを
誘導することができる。

本発明のこの実施例で使用するデコーダ414は、アナロ
グ−ディジタル変換器（ADC）（図示せず）を含む。こ
れは、受信装置410から供給されるアナログ値シーケン
スをディジタル値シーケンスに変換する。これらの値
は、直列−並列変換器（図示せず）に供給される。この
変換器は、読取り専用メモリ（ROM）（図示せず）用の
アドレス値を生成する。ROMは、チャネル114を介して供
給されるチャネル記号シーケンスをその成分基本コード
値に変換するようプログラミングされている。これが可
能なのは上述のように、入力インターフェース112から
供給される８つのコード化入力信号の各信号の各合計か
ら、Ｎ個のチャネル記号からなる別々のシーケンスが生
成されるためである。ROMの出力端子は、最初にプロセ
ッサＡ（134）に指定されたコード・ワードがFIFO416に
供給され、最初にプロセッサＢ（140）に指定されたコ
ード・ワードがFIFO418に供給され、最初にプロセッサ
Ｈ（146）に指定されたコード・ワードがFIFO420に供給
されるように、FIFO回路に結合されている。プロセッサ
ＣないしＧに指定されたコード・ワードは、FIFO418とF
IFO420の間に配置されているFIFO（図示せず）に供給さ
れる。

FIFO416、418、420は、それぞれ信号CWRAに応答して、
基本コード値がデコーダ414から供給されたときにそれ
らを記憶する。これらのFIFOはまた、出力クロック生成
機能468によって生成されたクロック信号MCKに応答し
て、それぞれ並列／直列変換器422、424、426にＮビッ
トのコード値を供給する。変換器422、424、426はそれ
ぞれ、信号MCSRに応答して、送信装置428、430、432に
１ビットずつコード・ワードを供給する。信号MCSRは、
信号MCKに対して位相がずれ、周波数が信号MCKの周波数
のＮ倍である。

処理チャネル400の８つの送信装置は、交換機ファブリ
ックの８つのカプラのそれぞれに接続されている。たと
えば送信装置428は、カプラ434に出力信号を供給し、送
信装置430はカプラ436に供給し、送信装置432はカプラ4
38に供給する。交換機ファブリックの他の７段の送信装
置も同様にプロセッサＡ（134）向けのすべてのコード
値がカプラ434に供給され、プロセッサＢ（140）向けの
すべてのコード値がカプラ436に供給され、プロセッサ
Ｈ（146）向けのすべてのコード値がカプラ438に供給さ
れるように接続されている。

交換機ファブリック116は、実際には切換え動作を行な
わず、単に出力インターフェースに結合された伝送チャ
ネルを介して供給されたコード化データを、出力インタ
ーフェースに結合された伝送チャネルに経路指定するだ
けである。交換機ファブリックにおけるコード値の経路
指定は、コードの値とそれを生成する入力インターフェ
ースによって決まる。この経路指定は、交換機ファブリ
ック内の各デコーダを、対応する入力インターフェース
回路に適合させることによって行なわれる。たとえばデ
コーダ414は、入力インターフェース112が使用するコー
ド表に作用し、デコーダ444は入力インターフェース120
が使用するコード表に作用し、デコーダ474は、入力イ
ンターフェース126が使用するコード表に作用する。

これらのデコーダはいずれもデータを完全には復号しな
い。これらは入力伝送チャネルから供給されるアナログ
合計値を読み取り、合計値をその成分基本コード値に分
割し、それらの基本コード値を元の宛先プロセッサに応
じて経路指定する。

カプラ434、436、438は、入力インターフェース回路の
カプラと同じ機能をはたす。これらはコード・ワードを
加算によって組み合わせて、Ｎ個のアナログ値からなる
独特のシーケンスを生成する。ただしＮは、コード表が
第3A図に示したコード・セットまたは第3B図に示したコ
ード・セットのどちらから誘導されたかに応じて、８ま
たは４である。特定のプロセッサ向けのコード値を加算
によって組み合わせることにより、Ｎ個の値からなる独
特のシーケンスが生成される。これは交換機ファブリッ
クの各カプラによって組み合わされるコード値が、入力
インターフェース回路によって使用されるコードと同じ
ためである。

第５図に関して、コード割当て表の各行は、発信元プロ
セッサＡないしＨのそれぞれによって特定の宛先プロセ
ッサに指定されているコード値を表す。たとえば、表の
第１行は、宛先プロセッサＡにデータを送信するため、
発信元プロセッサＡないしＨのそれぞれによって使用さ
れるコード値を含む。この行で表されるコードは、表の
第１列で表されるものと同じである。すなわち、第3A図
または第3B図の基本コード・セットと同じである。第５
図に示した表の他の行及び列の間でも同じ関係が成り立
つ。

出力伝送チャネル130、136、142に供給される信号は、
それぞれ出力インターフェース132、138、144が受け取
る。各出力インターフェースは、伝送チャネルから受け
取ったＮ個のチャネル記号からなるシーケンスを８つの
Ｎビット・コード値に分解し、各コード値を１または０
に復号し、復号した値を、関連する宛先プロセッサの入
力ポートの対応する入力端子に供給する。各入力端子
は、それぞれ異なる発信元プロセッサから供給されるデ
ータを受け取る。本発明のこの実施例では、各宛先プロ
セッサの入力ポートの最初の入力端子に供給されるデー
タは発信元プロセッサＡから発し、第２の入力端子に供
給されるデータは発信元プロセッサＢから発し、以下同
様である。

第６図は、出力インターフェース回路132、138、144の
１つとして使用するのに適した回路のブロック・ダイヤ
グラムである。第６図に示した回路は、受信装置610、
出力デコータ614及びクロック生成機能612を含む。これ
らは第４図に関して先に説明したように、交換機ファブ
リック処理チャネル400の対応する回路要素410、414、4
12と同様に動作する。出力デコーダ614から供給される
８個のＮビット基本コード値は、それぞれ異なる基本デ
コーダ（たとえば616、618、620）に供給される。各デ
コーダは、入力ポートに供給された２個の可能なコード
値を１または０に変換する。たとえば、第3B図に示した
コード・セットを使用し、第６図に示した出力インター
フェースが第１図に示した出力インターフェース132で
ある場合、基本デコーダ616はコード・ワード1111を１
に、0000を０にコード化する。デコーダ618は、1010を
１に、0101を０にコード化する。また、デコーダ620は0
100を１に、0000を０にコード化する。基本デコーダ61
6、618、620から供給されるビット直列信号は、それぞ
れFIFO622、624、626に供給される。データは、クロッ
ク生成機能612から供給される信号OCLKと同期してFIFO
に書き込まれ、宛先プロセッサの入力ポート134から供
給されるクロック信号RCKAと同期して宛先プロセッサ入
力ポートがFIFOから読み取る。

上述の交換システムは、８個の発信元プロセッサからの
ビット直列データ・ストリームを８個の宛先プロセッサ
に転送する。上述の実施例では、８個の発信元プロセッ
サと８個の宛先プロセッサは同じであると想定した。し
かしそれらは異なるプロセッサ・セットであってもよ
い。その場合、それぞれ８台のプロセッサからなる２組
の間２方向通信リンクは、上述の１方向交換システムを
２組使って実現される。

ただし、16台のプロセッサのそれぞれが他の15台のプロ
セッサのいずれとも通信できるようにすることが望まし
い場合には、第１図ないし第６図に示した回路に修正を
加えることが望ましい。さらに大きな交換機を構築する
ための技法が２つある。第１の技法は、より大きなコー
ド・セットを使用するもので、第２の技法は、周波数分
割多重化または時分割多重化を、より小さなコード・セ
ットを使用する交換機要素と組み合わせるものである。

大型のコード・セットを作成するための系統的技法が知
られている。たとえば、上述のシステムで使用されるコ
ード・セットを、S.Chang等の論文“Coding for T-user
Multiple Access Channels"、IEEE Transaction on In
formation Theory、Vol.IT−25、No.6（1979年11月）、
pp.684−691に記載されている手法を使って、８コード
対からＲコード対に拡張することができる。ただし、Ｒ
はＲ＝（ｊ＋２）2j^-1のすべての値である。引用により
この論文を本明細書に組み込む。これらのコード・セッ
トはそれぞれ長さ2jのコード・ワードを有する。さら
に、コードの帯域幅効率は、コード・セットのサイズが
大きくなるにつれて向上する。たとえば、Ｒが８の場
合、コード・ワードの長さは４で、帯域幅効率は２とな
る（８を４で割った商の２ビットが各チャネル記号ごと
に送られる）。Ｒが256の場合は、コード・ワードの長
さは64で、帯域幅効率は４となる。ただし、この長さの
コードを使用するシステムは、チャネル記号に関する20
0以上の異なるレベルを区別する必要がある。したがっ
て、交換機ファブリック内のきわめて高感度の受信装置
と出力インターフェース回路が必要となる。これらの要
素の感度は、コード・セットのサイズを制限する要素で
ある。

レベル数を増加させずに交換システムのサイズを大きく
するため、周波数分割多重化を使用することができる。
この方法では、伝送チャネルが、異なる周波数、たとえ
ば光ファイバ伝送チャネルの場合異なる２つの光周波数
を持つ搬送波に対応できるものと想定する。前述の交換
システムでこの方法を使用すると、各入力インターフェ
ースは、第１の周波数の光を用いて、８台のプロセッサ
からなる最初のセットにコード化メッセージを送信し、
２番目の周波数の光を用いて８台のプロセッサからなる
第２のセットにコード化メッセージを送信することにな
る。時分割多重化に関して以下に説明する方法と類似し
た方法を用いて、交換システムのサイズを段階的に拡大
することができる。この交換システムでは、以下に述べ
る時分割多重化技法の代わりに周波数分割多重化技法を
用いることになる。

時分割多重化（TDM）技法と小型のコード・セットを組
み合わせると、交換機のサイズを拡大するもう１つ別の
方法が得られる。さらに、この技法により、交換システ
ムのモジュール式拡張が可能となる。この技法について
以下に一般的に説明し、続いて第７図と第８図に関して
例をあげる。

以下に説明する交換システムの基本的構成単位は、Ｒ対
のコードを有するコード・セットを使用するＲ×Ｒ交換
機モジュールである。このモジュールを使って、Ｓ×Ｓ
交換機を構築することができる。ただしＳはＱ×Ｒであ
る。そうするには、まず交換システムのＳ個の入出力を
それぞれＲ個の入出力からなるＱ個のグループに分割す
る。次に、各伝送チャネルをＱ個のタイム・スロットを
有するものとして定義する。第５図に関して先に説明し
たコード対の割当てと同様にして、入力グループ及び出
力グループとの間にタイム・スロットを割り当てる。

この割当てに関する一般的規則は次のとおりである。入
力グループＰ（１≦Ｐ≦Ｑ）は、グループＴに（１≦Ｔ
≦Ｑ）データを伝送するため25個のタイム・スロットｊ
を使用する。ただし、 ｊ＝［（Ｐ＋Ｔ−２）mod Q］＋１ （１） 入力グループはすべて全タイム・スロットで活動状態で
あるが、各タイム・スロットは異なる出力グループへの
データ伝送に使用される。この種の拡張交換システムの
例を第７図に示す。

第７図では、16×16交換機が、４個の８×８交換機、す
なわち710、712、714、716から構成されている。16台の
プロセッサＡないしＰが交換システムに結合されてい
る。プロセッサＡないしＨの８個の出力ポート（図示せ
ず）が、交換機710及び712のそれぞれの内部の８個の入
力インターフェース回路（図示せず）にそれぞれ結合さ
れている。同様にして、プロセッサＩないしＰの８個の
出力ポートが、交換機714、716の内部の８個の入力イン
ターフェースに結合されている。

交換機710及び714の出力インターフェースは、それぞれ
マルチプレクサ718の異なる入力端子セットに結合さ
れ、交換機712及び716の出力インターフェースはそれぞ
れマルチプレクサ720の異なる入力端子セットに結合さ
れている。マルチプレクサ718は、第１及び第２の期間
にそれぞれ交換機710及び714からの信号をパスするよう
に信号SELによって条件付けられている。同様に、マル
チプレクサ720は、第１及び第２の期間にそれぞれ交換
機716及び712からの信号をパスするように信号SELによ
って条件付けられている。したがって、第１の期間に、
マルチプレクサ718及び720は、プロセッサＡないしＨ及
びＩないしＰからのデータをそれぞれプロセッサＡない
しＨ及びＩないしＰに渡す。ただし第２の期間には、マ
ルチプレクサ718及び720は、プロセッサＡないしＨ及び
ＩないしＰからのデータをそれぞれプロセッサＩないし
Ｐ及びＡないしＨに渡す。

第７図に示した交換機710、712、714、716は、第１図に
示した交換機のような完全な８×８交換機であるが、交
換機710、712、714、716のための交換機ファブリック・
セクションのみを使用した類似の構成で、同じ交換機能
を実施することができる。このような代替構成（図示せ
ず）では、交換機710及び712の入力ＡないしＨ及び交換
機714及び716の入力ＩないしＰが、それぞれプロセッサ
ＡないしＰに直接結合された入力インターフェース回路
の伝送チャネル出力となる。さらに、マルチプレクサ71
8と720の代わりにカプラ（図示せず）を使用する。この
カプラは、交換機710と714及び交換機712と716の出力伝
送チャネルから供給される信号を組み合わせて、それぞ
れ８個の信号からなる２つのグループにする。マルチプ
レクサ718及び720によって実行される交換機能は、選択
されたコード・セットに固有の経路指定機能に変更され
る。この修正された交換機で使用するコード・セットの
例を第８図に示す。

第８図に示したコード・セットは、第3B図に示したコー
ド表の各コード値に０を４個連結させることによって形
成された８ビットのコード・ワードを使用する。０は、
表の上半では各コード・ワードの終わりに、また表の下
半では各コード・ワードの始めに連結する。第3A図に関
して前述したように、この種の構成は実質的に交換機チ
ャネルの時分割多重化である。

より大きなコード・セット、周波数分割多重化及び時分
割多重化を利用する技法を適当に組み合わせて、さまざ
まなサイズの交換システムを形成することができる。

以上に説明した本発明は、他のプロセッサ間交換システ
ムに比べて性能上の利点をもたらす。これは、利用可能
な経路の不在による遅延がなく、余分の交換機制御装置
という追加負担を必要とせずに、交換機に接続されたす
べてのプロセッサ間でデータを運ぶことができるためで
ある。さらに、大規模な算術演算を行なわずに、データ
を伝送及び受信できる。したがって上述の発明は、複数
プロセッサ環境でのプロセッサ間通信に適した効率的な
高速交換システムであるといえる。

E.発明の効果 本発明によれば、複数ポート・データ伝送システムにお
ける高速の交換が実現される。

【図面の簡単な説明】

第１図は、本発明の実施例を含む交換システムを示すブ
ロック図である。 第２図は、第１図に示した交換システムで使用するのに
適した入力アダプタのブロック図である。 第3A図及び第3B図は、宛先プロセッサに伝送すべきデー
タをコード化するために第２図に示した入力アダプタが
使用するのに適したコード・セットの説明図である。 第４図は、第１図に示した交換システムで使用される交
換機ファブリックの構造を示すブロック図である。 第５図は、第１図に示した交換システムに結合されてい
るプロセッサ用の分離したコード・セットを生成するた
めの、第3A図及び第3B図に示したコードの置換の説明図
である。 第６図は、第１図に示した交換システムで使用するのに
適した出力アダプタのブロック図である。 第７図は、16個のプロセッサを扱う、第１図に示した交
換システムの拡張のブロック図である。 第８図は、16個のプロセッサを扱う交換システム内で使
用される入力アダプタが使用するのに適したコードの説
明図である。 Ａ〜Ｈ……プロセッサ、110、118、124……出力サポー
ト、112、120、126……入力インターフェース、116……
交換機ファブリック、132、138、144……出力インター
フェース、134、140、146……入力ポート、200……処理
段、210……制御回路、212……バッファ、214……コー
ダ、266……並列／直列変換器、218……送信装置、220
……カプラ、412、612……クロック生成回路、610……
受信装置、614……出力デコーダ、616、618、620……基
本デコーダ、622、624、626……FIFO。

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数の発信元ノードから供給されるデータ
   項目を、複数の宛先ノードに経路指定するデータ通信方
   法において、 A.前記複数の発信元ノードのそれぞれから供給される前
   記データ項目のそれぞれに対して、当該データ項目の初
   期の宛先ノードの情報を含む基本コード値を割り当てる
   ステップ、 B.前記複数の発信元ノードのそれぞれから供給されるデ
   ータ項目を表す基本コード値を組み合わせて、複数のチ
   ャネル記号セットを生成するステップ、 C.前記複数のチャネル記号セットを、それぞれ成分基本
   コード値に分離するステップ、 D.分離された基本コード値のうち、前記複数の宛先ノー
   ドのうちの所定のノードを示すものをまとめて、基本コ
   ード値グループを形成するステップであって、前記複数
   のグループの各グループ内の基本コード値は一般的な宛
   先ノードを示すものであり、 E.前記複数の基本コード値のグループの各コード値を復
   号して、各発信元ノードによってそれぞれの宛先ノード
   に経路指定されたデータ項目を回復するステップ を含む方法。
2. 【請求項２】前記データ項目は第１の値及び第２の値を
   表し、さらに前記ステップＡは 所定の発信元ノードによって生成され、Ｎビットバイナ
   リ基本コード値の複数の組のそれぞれと前記複数の宛先
   ノードへ宛先付けられ、前記Ｎビットバイナリ値の複数
   の組は付加チャネルへの複数のアクセスコードを定義す
   るように、前記組のコード値の１つは前記データ項目が
   前記第１の値を有するときに割り当てられ、前記組の他
   のコード値は前記データ項目が前記第２の値を有すると
   きに割り当てられる 請求項１記載の方法。
3. 【請求項３】複数の発信元ノードから供給されるデータ
   項目を複数の宛先ノードに経路指定するデータ通信ネッ
   トワークにおいて、 データ項目の値とそのデータ項目の初期の宛先ノードを
   指示するため、前記複数の発信元ノードのそれぞれから
   供給される各データ項目をコード化するためのコード化
   手段、 前記複数の発信元ノードの夫々から供給されるコード化
   データ項目を組み合わせて、複数のチャネル信号シーケ
   ンスを生成するための、前記コード化手段に結合された
   組合せ手段、 前記複数のチャネル記号シーケンスをそれぞれ成分コー
   ド化データ項目に分離するための、前記組合せ手段に結
   合された分離手段、 前記複数の宛先ノードのうち所定のノードを示す前記コ
   ード化データ項目をまとめて、含まれる各コード化デー
   タ項目がそれぞれ異なる発信元ノードを示す、コード化
   データ項目グループを形成するための、前記分離手段に
   結合されたグループ化手段、 前記コード化データ項目グループを復号して、前記複数
   の発信元ノードのそれぞれによって前記複数の宛先ノー
   ドのうち前記所定のノードに経路指定されたデータ項目
   を回復するための復号手段 を含むデータ通信ネットワーク。
4. 【請求項４】前記組合せ手段から前記分離手段へ前記複
   数のチャネル信号のシーケンスのそれぞれを運ぶために
   結合された複数のデータ伝送手段と、 さらに前記結合手段は、前記グループ化手段に結合さ
   れ、さらにチャネル記号のシーケンスを発生するために
   前記復号されたデータ項目のグループにおける復号され
   たデータ項目を組合せ、 さらに前記組合せ手段に結合されたデータ伝送手段は、
   前記チャネル記号のシーケンスを運び、 さらに前記分離手段は、前記データ伝送手段からのチャ
   ネル信号のシーケンスを受信するために結合され、前記
   復号されたデータ項目をそこから再生成し、前記再生成
   されたコード化されたデータ項目のグループを前記復号
   手段に供給する 請求項３記載のデータ通信ネットワーク。