JPH11275040A - タイムスロット・アサインメント回路 - Google Patents

タイムスロット・アサインメント回路

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JPH11275040A
JPH11275040A JP10092713A JP9271398A JPH11275040A JP H11275040 A JPH11275040 A JP H11275040A JP 10092713 A JP10092713 A JP 10092713A JP 9271398 A JP9271398 A JP 9271398A JP H11275040 A JPH11275040 A JP H11275040A
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幸夫 須田
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0421Circuit arrangements therefor

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】 【課題】 高速かつ大容量の入力伝送データに対し、比
較的小規模の回路構成で、タイムスロット・アサインメ
ント(TSA)処理を行ってチャネル入れ替えをし出力
伝送データとして送出するTSA回路を提供する。 【解決手段】 超高速リングネットワークからのupp
er側入力伝送データと高速リングネットワークからの
lower側入力伝送データとが入力されて超高速リン
グネットワークへのupper側出力伝送データと高速
リングネットワークへのlower側出力伝送データと
を出力するTSA回路であって、時間スイッチおよび空
間スイッチを有し、入力伝送データに対するチャネル入
替えをビット単位で行った出力伝送データを生成するタ
イムスロット・アサインメント機能ブロックを有して構
成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ディジタル同期網
における多重変換装置、特に該多重変換装置内において
回線設定を行うためのタイムスロット・アサインメント
回路(以下、TSA(Time Slot Assig
nment)回路とも称す)に関する。ディジタル同期
網においては、ディジタル多重レベル(例えばSTS−
12,STS−48等)上でのタイム・スロットのアサ
インメント(割付け)によって、時間的に回線設定(タ
イム・スロット列内でのチャネル位置の入れ替え)を行
うことが可能となり、この結果多重変換装置が実現可能
となった。本発明は、上記のTSA回路特に、伝送速度
の高速化および大容量化に容易に対応できると共に、高
効率で、かつ、回線設定の組み合わせの自由度が高い、
TSA回路について述べる。
【0002】
【従来の技術】図78は本発明が適用される一例として
のリングネットワークを示す図である。本図において、
rnは高速リングネットワークであり、このリングに沿
って複数のノードndが挿入され、全体としてAdd
Drop Multiplexer(ADM)リングを
構成する。図では簡素化のためこのような高速リングネ
ットワークrnを1つだけ示している。ここに高速リン
グネットワークrnは、例えば2.4Gbpsのデータ
伝送速度である。
【0003】最近マルチメディア化が急速に進展してお
り、これに伴い、上記高速リングネットワークrnを複
数集めてさらにリングネットワークの大形化を図ること
が要求されている。このために導入されたのが超高速リ
ングネットワークRNであり、インタフェースINFを
介して高速リングネットワークrnと結合する。超高速
リングネットワークRNは、リング伝送路RLによって
構成される。このリング伝送路RLは、上り光ファイバ
対ruと下り光ファイバ対rdとからなり、複数のノー
ドNDがその光ファイバ対に挿入されて全体としてAd
d Drop Multiplexer(ADM)リン
グを構成する。この超高速リングネットワークRNのデ
ータ伝送速度は、例えば10Gbpsである。
【0004】図79は図78に示した各ノード(ND,
nd)の主要部を表すブロック図である。この主要部
は、多重変換装置1である。なお、本図では、超高速リ
ングネットワークRN側のノードNDを代表例として示
す。多重変換装置1は、前述の上り光ファイバ対ruに
接続するものと、前述の下り光ファイバ対rdに接続す
るものとがあるが、どちらも同じ構成であるので、図で
は前者の例(ru)を示す。なお、光ファイバ対ruの
一方は現用側(Working)であり、他方は予備側
(Protection)である。
【0005】図79の左端から入力された、例えば10
Gbpsの光データ信号Doptは、レシーバ部(R
C)2において光/電気変換(O/E)されて、電気信
号、例えばSTS−192(Synchronous
Transport Signal−192)の信号と
なる。このSTS−192は、STS−1(51.84
Mbps)を192チャネル分多重化した信号である。
ここで、このSTS−192の信号は、STS−12
(622Mbps)の信号にフォーマット変換される。
ただし、16方路からの各STS−12の信号が、16
グループ集まって、STS−192の信号を構成する。
【0006】STS−12が16グループ集積した信号
は次段の分離部(DMS)3にて上記の16グループの
STS−12の信号に分離され、オーバーヘッド(O
H)の抜き取り等を行った後さらに多重/分離部(MU
X.DMUX)4に印加される。ここで、ラインが現用
側(W)と予備側(P)とで交差しているのは、障害等
によって、現用と予備の切り換えを行うことがあるから
である。
【0007】この多重/分離部(MM)4においては、
図78に示したインタフェースINF側へのデータ信号
のDROP(分岐)およびそのインタフェースINF側
からのデータ信号のADD(挿入)が行われる。送信側
の多重部(MXS)5は、多重/分離部4でADDおよ
びDROPされたデータ信号ならびに、ADDもDRO
Pもせずそのまま当該ノードをスルー(THROUG
H)するデータ信号を再び多重化し、さらに16グルー
プのSTS−12の信号をSTS−192の信号にフォ
ーマット変換して、トランスミッタ部(TC)6に入力
する。トランスミッタ部(TC)6は、そのSTS−1
92の電気信号に対して電気/光(E/O)変換を行
い、これを再び上り光ファイバ対ruに送出する。
【0008】上述した図79のブロック構成において、
同図の下欄のブロックRの意味するところは、受信側
(Drop側)で例えば10GbpsのSTS−192
という超多重レベルにおいて、TSA(チャネル設定)
を行い、このTSAと同時に、STS−192→STS
−12というフォーマット変換を行うという、ことであ
る。一方ブロックTの意味するところは、送信側(Ad
d側)で例えば10GbpsのSTS−192という多
重レベルにおいて、TSA(チャネル設定)を行い、好
ましくはこのTSAと同時に、STS−12→STS−
192というフォーマット変換を行うということであ
る。
【0009】上記の動作(RおよびT)を、従来の技術
に準拠して行おうとすると、回路規模、消費電力、タイ
ミングマージン、チップへの集積度(ネット数)等の各
点において問題がある。以下、その従来の技術について
説明する。図80は従来のTSA回路の概要を示す図、
図81は図80に示す回路の中の1つの段<A−n>を
詳細に表す図である。これら図80および81を参照し
て以下説明する。なお、ここに示す従来のTSA回路
は、図78に示した、2.4Gbps(すなわちSTS
−48)の高速リングネットワークrnに挿入される各
ノードndの中に組み込まれたTSA回路について示
す。
【0010】従来のTSA(Time Slot As
signment)回路は、各チャネル(CH)単位
に、組み合わせ回路とレジスタを2面有していて、それ
ぞれのブロック単位にTSA(チャネル設定)を行い、
それらをシリアルに接続することによって、全チャネル
(CH)のTSAを実現しているものであった。しか
も、伝送容量は例えばSTS−48(2.4Gbps)
レベルの、上記STS−192(10Gbps)に比べ
て比較的低速なデータ信号であったため、TSAは図8
0および81に示すような単純な回路(シフト・レジス
タ7)をチャネル(CH)単位に備えていて、その多段
接続で構成することができた。
【0011】図80において、IはCH単位TSA制御
部であり、外部からのTSA(チャネル設定)により主
信号(Main Data)の縦方向の4:1の選択を
行う回線選択回路11と、回線選択部11からのデータ
あるいは、前段のCH単位TSA制御Iからのデータを
選択して保持する面1データ選択部12と、この面1デ
ータ選択部12と同様、回線選択回路11からのデータ
あるいは、前段のCH単位TSA制御Iからのデータを
選択して保持する面2データ選択部13とから構成され
る。面1データ選択部12と面2データ選択部13の両
回路は相補的な回路構成をとっており、面1データ選択
部12がデータを読み出しているとき面2データ選択部
13はデータを書き込んでいて、逆に面1データ選択部
12がデータを書き込んでいるとき面2データ選択部1
3はデータを読み出している。
【0012】IIはACM(Address Contr
ol Memory)データデコード部であり、CH単
位TSA制御部I用のタイミングを生成するPG(Pu
lse Generator)回路14と、外部より入
力されたACMコードをデコードするACMデコード回
路15とから構成される。上記のCH単位TSA制御部
IおよびACMデータデコード部IIの対Aを12段、図
80のA−1,A−2…A−12のごとくシリアルに接
続することで、STS−12のチャネル設定(TSA)
が可能となり、これを主信号(MainData)4グ
ループ分持つことで、全チャネル(CH)のTSAが実
現されている。なお、図80中に示された、1i,1
o,2i,2o等は、図81中、1−in,1−ou
t,2−in,2−outとして示されている。
【0013】
【発明が解決しようとする課題】今後、伝送速度の高速
化や大容量化が予想される中で、高効率でチャネル設定
の組み合わせの自由度が高い伝送方式が求められてい
る。しかしながら、その大容量化に伴い、回路規模は勿
論のこと、チャネル数も増加することにより、チャネル
設定の組み合わせ数は増加する。これを上述した従来の
回路で実現しようとすると、ネット数は膨大になり、タ
イミングマージンが不足したり、またチップ上のレイア
ウトが困難になる等、開発に支障をきたす可能性があ
る。
【0014】近年のLSIの集積技術は目ざましく発展
したものの、まだまだ種々の制約があり、その制約が回
路設計においてTSA機能を実現する上で障害となって
いる。より具体的には、従来の、STS−48(2.4
Gbps)レベルのTSA(チャネル設定)、すなわち
STS−48−TSAでは、2304通りのチャネルの
組み合わせを実現すればよいのに対して、今後はSTS
−192−TSAでは、36864通りものチャネルの
組み合わせを実現しなければならないことから、回路規
模はSTS−48−TSAの場合の16倍が必要とな
る。
【0015】この回路規模の増大に加えて伝送速度(処
理する信号のビットレート)も高くなるから当然消費電
力も大きくなる。したがって、従来の、ロジックのみか
らなるTSA回路構成を、STS−192のTSAにそ
のまま適用したのでは、回路規模、消費電力、タイミン
グマージンおよびチップへの集積度(ネット数)等の各
点において不利となる、という問題がある。
【0016】本発明はこのような背景のもとで、まずT
SA回路の分離独立を図るものとする。この分離独立し
たTSA回路は、図78に示す超高速リングネットワー
クRNと高速リングネットワークrnとをインタフェー
スする部分に、ルーティング手段として、形成する。た
だし、かかるルーティング手段(TSA回路)の実現は
簡単ではない。図78を再び参照すると、上記ルーティ
ング手段(TSA回路)は本図中のインタフェースIN
Fの主要部として存在することになる。
【0017】そうするとこのTSA回路は、超高速リン
グネットワークRN側(以下、upper側とも略称す
る)の現用系伝送データDwkuと、高速リングネット
ワークrn側(以下、lower側とも略称する)の現
用系伝送データDwklとの間のTSA機能を果すTS
A回路となる。ここに、上記upper側現用系伝送デ
ータDwkuは20Gbpsの速度を有し、また、上記
lower側現用系伝送データDwklも20Gbps
の速度を有することから、上記TSA回路は、40(=
20+20)Gbpsの現用系TSA回路を具備するこ
とになる。
【0018】同様に、上記TSA回路は、超高速リング
ネットワークRN側(以下、upper側とも略称す
る)の予備系伝送データDptuと、高速リングネット
ワークrn側(以下、lower側とも略称する)の予
備系伝送データDptlとの間のTSA機能を果すTS
A回路となる。ここに、上記upper側予備系伝送デ
ータDptuは20Gbpsの速度を有し、また、上記
lower側予備系伝送データDptlも20Gbps
の速度を有することから、上記TSA回路は、40(=
20+20)Gbpsの予備系TSA回路を具備するこ
とになる。
【0019】上記の現用系TSA回路および予備系TS
A回路について見ると、従来のTSA回路(2.4Gb
ps)ではバイト単位での処理を行っており、伝送容量
が約16(=40/2.4)倍ともなると既述したチャ
ネルの組み合わせは589824通りになり、従来のT
SA回路の構成をそのまま踏襲したのでは、シミュレー
ションの結果によると、回路規模は256倍にもなり、
マージン・レイアウト等の観点から、当該TSA回路
(40Gbps)を実現するのはきわめて困難になると
いう問題がある。
【0020】上記のTSA回路(40Gbps)は、現
用系TSA回路部分と予備系TSA回路部分とがお互い
に独立している現用系/予備系独立形TSA回路であ
る。つまり現用系から予備系へのTSAは行えず、その
逆の予備系から現用系へのTSAも行えない、TSA回
路である。ところがユーザによっては、現用系伝送デー
タ(40Gbps)と予備系伝送データ(40Gbp
s)の相互間においても一括してTSAを行いたいとい
う要求も起こり得る。
【0021】このような現用系/予備系混合形TSA回
路は、80(=40+40)GbpsのTSA回路とな
る。上述のとおり従来のTSA回路(2.4Gbps)
はバイト単位での処理を行っていることから、伝送容量
が約32(=80/2.4)倍ともなると既述したチャ
ネルの組み合わせは2359296通りにもなり、従来
のTSA回路の構成をそのまま踏襲したのでは、シミュ
レーションの結果によると、回路規模は1024倍にも
なり、マージン・レイアウト等の観点から、当該TSA
回路(80Gbps)を実現するのはほとんど不可能で
あるという問題がある。
【0022】したがって本発明は上記問題点に鑑み、回
路規模を極端に増大させることなく、複数の同一回路モ
ジュールの組み合わせで実現可能な、高速かつ大容量の
TSA回路を提供することを目的とするものである。
【0023】
【課題を解決するための手段】図1は本発明に係るTS
A回路の基本構成を示す図である。本図において、参照
番号10はタイムスロット・アサインメント(TSA)
回路、11は入力ポート(IN)、12は出力ポート
(OUT)、13はタイムスロット・アサインメント
(TSA)機能ブロックである。
【0024】その他の要素すなわち、超高速リングネッ
トワークRN内のノードNDや、高速リングネットワー
クrn内のノードndについては、図1に示したとおり
である。上記の構成要素11,12および13について
さらに具体的に説明する。入力ポート11には、超高速
リングネットワークRNからのupper側入力伝送デ
ータと高速リングネットワークrnからのlower側
入力伝送データとが入力される。
【0025】出力ポート12からは、超高速リングネッ
トワークRNへのupper側出力伝送データと高速リ
ングネットワークrnへのlower側出力伝送データ
とが出力される。タイムスロット・アサインメント(T
SA)機能ブロック13は、時間スイッチおよび空間ス
イッチを有し、入力ポート11からの各入力伝送データ
に対するチャネル入替えビット単位で行った各出力伝送
データを出力ポート12に対し供給する。
【0026】従来の考え方によれば、upper側のノ
ードND内にTSA回路を有し、また、lower側の
ノードnd内にもTSA回路を有するようにしている。
かかる構成は、通信網全体としてみると、ハードウェア
量は増大し不経済である。そこで本発明は、従来におけ
るノードND内のTSA回路とノードnd内のTSA回
路との共通性に鑑み、これらを1つにまとめたTSA手
段を採用し、このTSA手段を、upper側のリング
ネットワーク(RN)とlower側のリングネットワ
ーク(rn)とのインタフェース部分に配置するように
する。これが本発明に係るTSA回路10である。
【0027】さらに好ましくは、TSA機能ブロック1
3は各ビットに分割してTSA処理を行う。具体的に
は、入力される複数の多重化レベル(例えばSTS−4
8)の伝送データの群のそれぞれを構成するチャネルを
各ビット単位で、各ビット毎にTSA処理をする。例え
ばチャネルNo.1〜No.32(1チャネル8ビット
構成とする)が入力されたとき、チャネルNo.1〜N
o.32のそれぞれから抽出した32個の最上位ビット
(MSB)を一括して処理する第1TSA機能モジュー
ルと、チャネルNo.1〜No.32のそれぞれから抽
出した32個の第2ビットを一括して処理する第2TS
A機能モジュールと、チャネルNo.1〜No.32の
それぞれから抽出した32個の第3ビットを一括して処
理する第3TSA機能モジュールと、チャネルNo.1
〜No.32のそれぞれから抽出した32個の最下位ビ
ット(LSB)を一括して処理する第8TSA機能モジ
ュールと、から上記TSA機能ブロックを構成する。
【0028】ここに第1〜第8TSA機能モジュールは
全く同様の動作をするから、相互に同一構成でよく、結
果として回路規模を増大させることなく40Gbpsあ
るいは80GbpsのTSA回路を実現できる。また低
消費電力のTSA回路とすることができる。
【0029】
【発明の実施の形態】図2は本発明に係るTSA回路を
有する第1システム構成を示す図である。本図におい
て、超高速リングネットワークRN側(upper側)
のノードNDは、現用形(WORK)の伝送データ(上
りおよび下り共に10Gbps)と、予備系(PTC
T:protect)の伝送データ(上りおよび下り共
に10Gbps)の挿入(ADD)/転送(DROP)
/通過(THROUGH)を行う。
【0030】一方、高速リングネットワークrn側(l
ower側)は複数のノードndを有し、各ノードは例
えば2.4Gbpsの伝送データを扱う。そのうちの1
つのトリビュタリノードndは、ノードND側への伝送
データの挿入(ADD)もしくはノードND側からの伝
送データの転送(DROP)を行う。かくして、2つの
リングネットワークRNおよびrnの間においてルーテ
ィングを行う、本発明のTSA回路10は、40Gbp
sのTSA回路として動作する。このTSA回路10
は、既述の入力ポート11と出力ポート12とTSA機
能ブロック13とからなり、このTSA機能ブロック1
3は、入力伝送データをなす複数のチャネルを一括し
て、かつ、各チャネルのMSBからLSBまでの8ビッ
トの伝送データを各ビット単位でまとめてTSA処理す
る、8個のTSA機能モジュール15からなる。そして
現用系の伝送データを現用系のTSA機能ブロック13
(図2において実線で示すTSA回路10に設ける)で
処理し、予備系の伝送データを予備系のTSA機能ブロ
ック(図2において点線で示すTSA回路10に設け
る)で処理する。
【0031】すなわち、図2におけるタイムスロット・
アサインメント機能ブロックは、<1>現用系のupp
er側入力伝送データおよびlower側入力伝送デー
タと現用系のupper側出力伝送データおよびlow
er側出力伝送データについてのみ処理する現用系タイ
ムスロット・アサインメント機能ブロック13と、<2
>予備系のupper側入力伝送データおよびlowe
r側入力伝送データと予備系のupper側出力伝送デ
ータおよびlower側出力伝送データについてのみ処
理する予備系タイムスロット・アサインメント機能ブロ
ックと、からなる。
【0032】なお、図2における入力ポート11および
出力ポート12の表示位置が、図1における入力ポート
11および出力ポート12の表示位置と相違している
が、これらポート自体の機能に相違はない。図3は図2
におけるTSA機能ブロックの詳細例を示す図(その
1)、図4は同図(その2)、図5は同図(その3)で
ある。これらの図は、図2における現用系のTSA機能
ブロック13についての詳細を示すものであるが、図2
における予備系のTSA機能ブロックについても全く同
一の構成である。図3は、upper側およびlowe
r側入力伝送データの詳細例を示し、図4はTSA機能
ブロック13の詳細例を示し、図5はTSA処理後のu
pper側およびlower側出力伝送データの詳細例
を示す。
【0033】図4の入力ポート11には、図3に示すu
pper側入力伝送データ(#1〜#8)およびlow
er側入力伝送データ(#9〜#16)がそれぞれ、各
々同一の多重化レベル(図ではSTS−48、STS
は、SynchronousTransport Si
gnal)にてフォーマットされた、各N(Nは正の整
数であるが、本図ではN=8(図5の右上のCHを参
照))ビット構成の複数のチャネル(CH1,CH4,
CH49…)からなる所定数(図3では“16”)の多
重化レベルデータ群(#1〜#16)として入力され
る。
【0034】また図4の出力ポート12からは、図5に
示すupper側出力伝送データ(#1〜#8)および
lower側出力伝送データ(#9〜#16)がそれぞ
れ、各々同一の多重化レベル(STS−48にて示す)
にてフォーマットされた、各N(N=8)ビットの構成
の複数のチャネル(CH1,CH4,CH49…)から
なる、上記の所定数の同数(“16”)の多重化レベル
データ群(#1〜#16)として出力される。
【0035】ここに、タイムスロット・アサインメント
機能ブロック13は、相互に同一構成を有するN(N=
8)個のタイムスロット・アサインメント機能モジュー
ル15からなり、かつ、これら8個のタイムスロット・
アサインメント機能モジュール15は、多重化レベルデ
ータ群の各チャネルをなす最上位ビットMSBから最下
位ビットLSB(図5の右上のMSB〜LSB参照)ま
での8ビットの処理をそれぞれ個別にビット単位で行う
ように割り当てられている。
【0036】これらTSA機能モジュール15は図4に
おいて、TSA768*768(MSB(BIT1)処
理)15〜TSA768*768(LSB(BIT8)
処理)15として示されており、それぞれLSIにより
構成される。ただし各モジュール15(LSI)が行う
べき動作は同一であり、その処理の対象がビット分割さ
れているだけである。なお、TSA768*768は、
40GbpsのTSA機能モジュールの入力チャネル数
(768)と出力チャネル数(768)とを表記したも
のである。ちなみに、80GbpsのTSA機能モジュ
ールであるとTSA1536*1536と表される。
【0037】図3および図5では入力伝送データのフォ
ーマットの一部のみおよび出力伝送データのフォーマッ
トの一部のみを示したが、上記TSA768*768で
はチャネルCH1〜CH768が所定のフォーマットで
マッピングされる。これについて詳しく表すと次のとお
りである。図6はupper側入力伝送データのフレー
ムフォーマットを示す図(その1)、図7は同図(その
2)である。また、図8はlower側入力伝送データ
のフレームフォーマットを示す図(その1)、図9は同
図(その2)である。なお、upper側出力伝送デー
タおよびlower側出力伝送データの各フレームフォ
ーマットもこれらの図のとおりである。
【0038】図6〜図9に表すとおり、STS−48
(2.4Gbps)レベルの伝送データが16群(#1
〜#16)入力され、同様に、STS−48(2.4G
bps)レベルの伝送データが16群(#1〜#16)
出力される。STS−48レベルの伝送データは、15
5Mbps×64並列で構成され、8バイトパラレルと
なっている。その64は、例えば図6を参照するとその
左端に縦に示す#1〜#4(CH1,CH4〜CH14
5,CH148)について、各チャネルが8バイトで、
1バイト当り8ビットを乗じると64(=8×8)とな
ることを表す。これらを1組(#1〜#4)とすると、
さらに(#5〜#8)、(#9〜#12)および(#1
3〜#16)の3組があり、全体として4組存在する。
この4組によって32バイト並列、すなわち155Mb
ps×256(=64×4)並列となり、これは40G
bpsに相当する。
【0039】上述のとおり、TSA機能モジュール(T
SA768*768)15は、ビット対応に形成され、
各1バイトをなすMSB(BIT1),BIT2,BI
T3,…,LSB(BIT8)の処理をそれぞれ個別に
行うLSIを8個有している。MSB(BIT1)の処
理を行うTSA機能モジュール(LSI)には、各入力
伝送データ中のMSB(BIT1)が束ねて入力され、
ビット単位でのTSA768*768処理が実行され、
出力伝送データとして送出される。以下、BIT2,B
IT3,…LSB(BIT8)の各処理についても同様
である。
【0040】このようにビット分割によるTSA回路構
成をとることにより、各ビット対応の処理を行うLSI
を一種類作り、それを並列かつ同時に動作させることに
よって、回路規模を増大させることなく、TSA768
*768の処理、すなわち1〜768CH→1〜768
CHという、40GbpsのTSA処理が実現される。
【0041】図2に示した第1システム構成は、現用系
と予備系とが相互に伝送データの授受を行わない、現用
系/予備系独立形のTSA回路を用いたシステム構成で
ある。しかしシステムリソースを最大限に活かすには、
現用系と予備系との間でも相互に伝送データを授受でき
る、現用系/予備系一括形のTSA回路が必要となる。
【0042】図10は本発明に係るTSA回路を有する
第2システム構成を示す図であり、上述した現用系/予
備系一括形のTSA回路(図中20で示す)を採用して
いる。図10の構成は図2の構成はかなり近似している
が、図2においては現用系と予備系とでそれぞれ独立に
TSA機能ブロックを有しているのに対し、図10のT
SA回路20におけるTSA機能ブロック13は、現用
系と予備系とを一括して処理する。
【0043】すなわち、図10のタイムスロット・アサ
インメント機能ブロック13は、現用系および予備系の
upper側入力伝送データおよびlower側入力伝
送データを一括して処理し、現用系および予備系のup
per側出力伝送データおよびlower側出力伝送デ
ータとを一括して出力する現用系/予備系タイムスロッ
ト・アサインメント機能ブロックである。
【0044】図11は図10におけるTSA機能ブロッ
クの第1の詳細例を示す図(その1)、図12は同図
(その2)、図13は同図(その3)である。図11
は、現用系(WORK)および予備系(PTCT)のそ
れぞれのupper側およびlower側入力伝送デー
タの詳細例を示し、図12はTSA機能ブロック13の
詳細例を示し、図13はTSA処理後の現用系(WOR
K)および予備系(PTCT)のそれぞれのupper
側およびlower側出力伝送データの詳細例を示す。
【0045】図12の入力ポート11には、図11に示
す現用系(WORK)および予備系(PTCT)のup
per側入力伝送データおよびlower側入力伝送デ
ータがそれぞれ、各々同一の多重化レベル(例えばST
S−48)にてフォーマットされた、各N(Nは正の整
数で例えばN=8)ビット構成の複数のチャネル(CH
1,CH4、CH49…)からなる所定数(例えば8)
の多重化レベルデータ群(#1〜#32)として入力さ
れる。
【0046】図12の出力ポート12からは、現用系お
よび予備系のupper側出力伝送データおよびlow
er側出力伝送データがそれぞれ、各々同一の多重化レ
ベル(例えばSTS−48)にてフォーマットされた、
各N(N=8)ビットの構成の複数のチャネル(CH
1,CH4,CH49…)からなる、所定数(8)と同
数の多重化レベルデータ群(#1〜#32)として出力
される。
【0047】ここに、タイムスロット・アサインメント
機能ブロック13は、相互に同一構成を有するN(N=
8)個のタイムスロット・アサインメント機能モジュー
ル25からなり、かつ、これら8個のタイムスロット・
アサインメント機能モジュール25は、多重化レベルデ
ータ群の各チャネルをなす最上位ビット(MSB)から
最下位ビット(LSB)までのN(N=8)ビットの処
理をそれぞれ個別に行うように割り当てられている。
【0048】これらTSA機能モジュール25は図12
において、TSA768*768(MSB(BIT1)
処理)25〜TSA768*768(LSB(BIT
8)処理)25として示されており、それぞれ4個のL
SIにより構成される。ただし各モジュール25(LS
I×4)が行うべき動作は同一であり、その処理の対象
がビット分割されているだけである。TSA機能モジュ
ール25が、それぞれ4個のLSIから構成されること
の説明は後述する。
【0049】図14は図11における現用系(WOR
K)のupper側伝送データのフレームフォーマット
を示す図(その1)、図15は同図(その2)であり、
図16は図11における現用系(WORK)のlowe
r側伝送データのフレームフォーマットを示す図(その
1)、図17は同図(その2)であり、図18は図11
における予備系(PTCT)のupper側伝送データ
のフレームフォーマットを示す図(その1)、図19は
同図(その2)であり、図20は図11における予備系
(PTCT)のlower側伝送データのフレームフォ
ーマットを示す図(その1)、図21は同図(その2)
である。なお、現用系および予備系のそれぞれのupp
er側出力伝送データおよびlower側出力伝送デー
タの各フレームフォーマットもこれらの図のとおりであ
る。
【0050】図14〜図21に表すとおり、STS−4
8(2.4Gbps)レベルの伝送データが32群(#
1〜#32)入力され、同様に、STS−48(2.4
Gbps)レベルの伝送データが32群(#1〜#3
2)出力される。STS−48レベルの伝送データは、
155Mbps×64並列で構成され、8バイトパラレ
ルとなっている。その64は、例えば図14を参照する
とその左端に縦に示す#1〜#4(CH1,CH4〜C
H145,CH148)について、各チャネルが8バイ
トで、1バイト当り8ビットを乗じると64(=8×
8)となることを表す。これらを1組(#1〜#4)と
すると、さらに(#5〜#8)、(#9〜#12)、
(#13〜#16)〜(#29〜#32)の7組があ
り、全体として8組存在する。この8組によって64バ
イト並列、すなわち155Mbps×512(=64×
8)並列となり、これは80Gbps(TSA153
6)に相当する。
【0051】上述のとおり、TSA機能モジュール(T
SA768*768)25は、ビット対応に形成され、
各1バイトをなすMSB(BIT1),BIT2,BI
T3,…,LSB(BIT8)の処理をそれぞれ個別に
行うLSIを32(=8×4)個有している。MSB
(BIT1)の処理を行うTSA機能モジュール(LS
I)には、各入力伝送データ中のMSB(BIT1)が
束ねて入力され、ビット単位でのTSA768*768
処理が実行され、出力伝送データとして送出される。以
下、BIT2,BIT3,…LSB(BIT8)の各処
理についても同様である。
【0052】このようにビット分割によるTSA回路構
成をとることにより、各ビット対応の処理を行うLSI
を一種類作り、それを並列かつ同時に動作させることに
よって、回路規模を増大させることなく、1〜1536
CH→1〜1536CHという、80GbpsのTSA
処理が実現される。図22は図12に示すTSA機能モ
ジュール25の構成を示す図である。
【0053】前述したN(例えばN=8)個のタイムス
ロット・アサインメント機能モジュール25の各々は、
このタイムスロット・アサインメント機能モジュール2
5と同一構成の第1および第2タイムスロット・アサイ
ンメント機能サブモジュール26−1,26−2および
第3および第4タイムスロット・アサインメント機能サ
ブモジュール26−3,26−4からなる。
【0054】第1および第2タイムスロット・アサイン
メント機能サブモジュール26−1,26−2は、現用
系および予備系のupper側入力伝送データおよびl
ower側入力伝送データをなす全チャネル(1〜15
36CH)の前半に相当する前半チャネル群(1〜76
8CH)を共通に入力する。第3および第4タイムスロ
ット・アサインメント機能サブモジュール26−3,2
6−4は、現用系および予備系のupper側入力伝送
データおよびlower側入力伝送データをなす全チャ
ネル(1〜1536CH)の後半に相当する後半チャネ
ル群(769〜1536CH)を共通に入力する。
【0055】そして、第2タイムスロット・アサインメ
ント機能サブモジュール26−2は、前半チャネル群
(1〜768CH)のうちのいずれかを後半チャネル群
(769〜1536CH)のうちのいずれかにチャネル
入替えする処理を行い、第3タイムスロット・アサイン
メント機能サブモジュール26−3は、後半チャネル群
(769〜1536CH)のうちのいずれかを前半チャ
ネル群(1〜768CH)のうちのいずれかにチャネル
入替えする処理を行う。
【0056】これらの第1〜第4TSA機能サブモジュ
ール26−1〜26−4はそれぞれLSI−No.1〜
LSI−No.4からなる。図12において、各TSA
機能モジュール25に隣接して“LSI×4”と記され
ているのは、上記LSI−No.1〜LSI−No.4
を表したものである。MSB(BITI)処理を行うT
SA機能モジュール25からLSB(BIT8)処理を
行うTSA機能モジュール25までの8個のモジュール
の各LSI−No.1は全て同一の役割を果し、以下同
様に、これら8個のモジュールの各LSI−No.2、
各LSI−No.3および各LSI−No.4もそれぞ
れ同一の役割を果す。
【0057】上記TSA機能サブモジュール26−1〜
26−4は、それぞれ零マスク処理部をさらに備える
(この零マスク処理部のLSI中における位置付けは後
に図47において表す)。この零マスク処理部には、第
1零マスク処理部と第2零マスク処理部とがある。第1
零マスク処理部は、第1および第2タイムスロット・ア
サインメント機能サブモジュール26−1,26−2に
おいて、第3および第4タイムスロット・アサインメン
ト機能サブモジュール26−3,26−4側からチャネ
ル入替えされる前半チャネル群(1〜768CH)のう
ちのいずれかがあるときは、当該前半チャネル群のデー
タを無効にする。
【0058】第2零マスク処理部は、第3および第4タ
イムスロット・アサインメント機能サブモジュール26
−3,26−4において、第1および第2タイムスロッ
ト・アサインメント機能サブモジュール26−1,26
−2側からチャネル入替えされる後半チャネル群(76
9〜1536CH)のうちのいずれかがあるときは、当
該後半チャネル群のデータを無効にする。
【0059】図22を参照すると、4個のTSA機能サ
ブモジュール26−1〜26−4の各出力段には、第1
合成部27および第2合成部28が設けられる。いずれ
も例えばORゲートで実現される。第1合成部27は、
第1および第3タイムスロット・アサインメント機能サ
ブモジュール26−1,26−3からの各出力を合成
し、第2合成部28は、第2および第4タイムスロット
・アサインメント機能サブモジュール26−2,26−
4からの各出力を合成する。
【0060】図22のTSA機能モジュール25の実際
の動作は次のとおりである。TSA1536*768処
理(1−1536CH→1−768CH)をLSI−N
o.1(26−1)およびLSI−No.3(26−
3)で行い、TSA1536*768処理(1−153
6CH→769−1536CH)をLSI−No.2
(26−2)およびLSI−No.4(26−4)で行
う。個々の動作として、LSI−No.1は、入力伝送
データ:1−768CH(40G)から出力伝送デー
タ:1−768CHへTSAされる1−768CH(4
0G)を扱い、1−768CHからのTSA設定のみ有
効となり、その設定がされたときはTSAを行う。ま
た、769−1536CHからのTSA設定がされたと
きは無効となり、その設定がされたチャネルCHは上記
の零マスク処理が行われてから出力される。例えば、C
H1→CH2のTSA設定のとき、出力CH2には入力
CH1のデータが入っている。CH999→CH555
のTSA設定のときは、出力CH555には零マスク処
理されたデータが入っている。
【0061】LSI−No.3は、入力伝送データ:7
69−1536CH(40G)から出力伝送データ:1
−768CHへTSAされる769−1536CH(4
0G)を扱い、769−1536CHからのTSA設定
のみ有効となり、その設定がされたときはTSAを行
う。また、1−768CHからのTSA設定がされたと
きは無効となり、その設定がされたチャネルCHは零マ
スク処理されてから出力される。例えば、CH1→CH
2のTSA設定のとき、出力CH2には零マスク処理さ
れたデータが入っている。CH999→CH555のT
SA設定のときは、出力CH555には入力CH999
のデータが入っている。
【0062】以上の例からも分かるように、LSI−N
o.1とLSI−No.3とは相補的な動作を行い、そ
れぞれの出力の「論理和」を第1合成部27でとること
によりTSA1536*768処理(1−1536CH
→1−768CH)を行っている。同様に、LSI−N
o.2は、入力伝送データ:1−768CH(40G)
から出力伝送データ:769−1536CHへTSAさ
れる1−768CH(40G)を扱い、1−768CH
からのTSA設定のみ有効となり、その設定がされたと
きはTSAを行う。また、769−1536CHからの
TSA設定がされたときは無効となり、その設定がされ
たチャネルCHは零マスク処理されてから出力される。
例えば、CH20→CH800のTSA設定のとき、出
力CH800には入力CH20のデータが入っている。
CH1212→CH1441のTSA設定のとき、出力
CH1441には零マスク処理されたデータが入ってい
る。
【0063】LSI−No.4は、入力伝送データ:7
69−1536CH(40G)から出力伝送データ:7
69−1536CHへTSAされる769−1536C
H(40G)を扱い、769−1536CHからのTS
A設定のみ有効となり、その設定がされたときはTSA
を行う。また、1−768CHからのTSA設定がされ
たときは無効となり、その設定がされたチャネルCHは
零マスク処理されてから出力される。例えば、CH20
→CH800のTSA設定のとき、出力CH800には
零マスク処理されたデータが入っている。CH1212
→CH1441のTSA設定のときは、出力CH144
1には入力CH1212のデータが入っている。
【0064】以上の例からも分かるように、LSI−N
o.2とLSI−No.4とは相補的な動作を行い、そ
れぞれの出力の「論理和」を第2合成部28でとること
により、TSA1536*768処理(1−1536C
H→769−1536CH)を行っている。そして、こ
れらの相補的な2組の出力を合わせる(束ねる)ことに
よってTSA1536処理(1−1536CH→1−1
536CH)(80GbpsのTSA)の実現が可能と
なる。
【0065】図23は図10におけるTSA機能ブロッ
クの第2の詳細例を示す図(その1)、図24は同図
(その2)、図25は同図(その3)である。図23は
既に説明した図11と全く同じであり、図25も既に説
明した図13と全く同じである。したがって、図23に
おける入力伝送データのフレームフォーマットは、図1
4〜図21に示したとおりである。
【0066】図12に示したTSA機能ブロックの第1
の詳細例との違いは、TSA機能モジュール25(図1
2)に代えてTSA機能モジュール35が用いられてい
ることである。これらTSA機能モジュール35は図2
4において、TSA1536*384(MSB(BIT
1)処理)35〜TSA1536*384(LSB(B
IT8)処理)35として示されており、それぞれ4個
のLSIにより構成される。ただし各モジュール35が
(LSI×4)が行うべき動作は同一であり、その処理
の対象がビット分割されているだけである。TSA機能
モジュール35が、それぞれ4個のLSI(No.1〜
No.4)から構成される様子は図26に示す。
【0067】図26は図24に示すTSA機能モジュー
ル35の構成を示す図である。図24に示すN(N=
8)個のタイムスロット・アサインメント機能モジュー
ル35の各々は、このタイムスロット・アサインメント
機能モジュールとそれぞれ同一構成のM(図26ではM
=4)個のタイムスロット・アサインメント機能サブモ
ジュール(36−1〜36−4)からなる。
【0068】これら4個のタイムスロット・アサインメ
ント機能サブモジュール36−1〜36−4は、現用系
および予備系のupper側入力伝送データおよびlo
wer側入力伝送データをなす全てのチャネル(1〜1
536CH)を共通に入力する一方、これら全てのチャ
ネルをM(図26ではM=4)等分した第1分割チャネ
ル(1〜384CH)〜第4分割チャネル(1153〜
1536CH)のデータをそれぞれ処理する。
【0069】そしてM(M=4)個のタイムスロット・
アサインメント機能サブモジュールからの各出力を合成
する合成部37をさらに備えている。図26のTSA機
能モジュール35の動作は次のとおりである。TSA1
536*384処理(1−1536CH→1−384C
H)をLSI−No.1(36−1)で行い、TSA1
536*384処理(1−1536CH→385−76
8CH)をLSI−No.2(36−2)で行い、TS
A1536*384処理(1−1536CH→769−
1152CH)をLSI−No.3(36−3)で行
い、TSA1536*384処理(1−1536CH→
1153−1536CH)をLSI−No.4(36−
4)で行う。
【0070】そして、それぞれのLSI−No.x(x
=1,2,3or4)から出力される伝送データを合成
部37にて合わせる(束ねる)ことにより、ビット単位
のTSA1536処理が可能となる。例えば、CH1→
CH300,CH2→CH600,CH3→CH900
およびCH4→CH1200のようにTSA設定がされ
たとすると、LSI−No.1(36−1)では、1−
384CHのみへのTSA処理を扱うので、TSAが行
われるのはCH1→CH300のみで、出力伝送データ
のCH300の位置にはCH1の入力伝送データが入っ
ている。その他のTSA設定すなわち(CH2→CH6
00やCH3→CH900やCH4→CH1200につ
いて)は無視され、TSA処理を行わない。
【0071】同様に、LSI−No.2(36−2)で
は、385−768CHのみへのTSA処理を扱うの
で、TSAが行われるのはCH2→CH600のみで、
出力伝送データのCH600にはCH2の入力伝送デー
タが入っている。その他のTSA設定すなわち(CH1
→CH300やCH3→CH900やCH4→CH12
00について)は無視され、TSA処理を行わない。
【0072】同様に、LSI−No.3(36−3)で
は、769−1152CHのみへのTSA処理を扱うの
で、TSAが行われるのはCH3→CH900のみで、
出力伝送データのCH900にはCH3の入力伝送デー
タが入っている。その他のTSA設定(すなわちCH1
→CH300やCH2→CH600やCH4→CH12
00について)は無視され、TSA処理を行わない。
【0073】同様に、LSI−No.4(36−4)で
は、1153−1536CHのみへのTSA処理を扱う
ので、TSAが行われるのはCH4→CH1200のみ
で、出力伝送データのCH1200にはCH4の入力伝
送データが入っている。その他のTSA設定(すなわち
CH1→CH300やCH2→CH600やCH3→C
H900について)は無視され、TSA処理を行わな
い。
【0074】以上の例からも分かるように、4個のLS
Iの各受け口は共通に1536CHとし、出口は、個々
のLSIで1−384,385−768,769−11
52,1153−1536と4種に区分し、それぞれの
出力を合わせる(束ねる)ことで、TSA1536*1
536処理を実現する。以下、本発明において用いるT
SA機能モジュール15、TSA機能サブモジュール
(26−1〜26−4)およびTSA機能サブモジュー
ル(36−1〜36−4)について具体的な構成例を示
す。ただし、上記のモジュール15,26−1〜26−
4および36−1〜36−4の基本的な構成は全く同じ
である。
【0075】図27は本発明において用いるTSA機能
モジュールまたはサブモジュールの基本構成例を示す図
である。TSA機能モジュール(またはサブモジュー
ル)40は、図示するように、時間スイッチ41と、空
間スイッチ42と、チャネル設定情報変換部43と、ア
ドレスコントロールメモリ44を有する。
【0076】時間スイッチ41は、伝送データDinを
シーケンシャルに書き込む伝送データメモリ45を備
え、この伝送データDinに対して時間的なスイッチン
グを行う。空間スイッチ42は、時間スイッチ41から
の出力に対して空間的なスイッチングを行う。
【0077】アドレスコントロールメモリ43は、時間
スイッチ41および空間スイッチ42を制御するチャネ
ル設定用アドレスAを出力する。チャネル設定情報変換
部44は、外部からのチャネル設定情報Cを、チャネル
設定用アドレスAとアドレスコントロールメモリ43の
アクセス用アドレスBとに変換する。
【0078】かかるTSA回路10,20を構成する上
記の構成要素41,42および43は、好ましくは次の
ように構成される。時間スイッチ41について見ると、
上記伝送データメモリ45はRAM(Random A
ccess memory)からなり、入力伝送データ
が、伝送データDinとして該RAMに書き込まれ、チ
ャネル設定用アドレスAに基づいて、該RAMより読み
出される。ここに入力伝送データとは、既述の例によれ
ば、STS−48の信号である。
【0079】次に空間スイッチ42について見ると、入
力伝送データが、時間スイッチ41より出力され、該空
間スイッチ42はその出力より、チャネル設定用アドレ
スAに基づいて1つのチャネルを選択する。アドレスコ
ントロールメモリ43について見ると、このアドレスコ
ントロールメモリ43はRAM(Random Acc
ess memory)からなり、(i)入力伝送デー
タが、上記伝送データメモリ45に書き込まれ、これを
伝送データメモリ45から読み出すため、および(ii)
空間スイッチ42において、時間スイッチ21からの出
力より1つのチャネルを選択するための、チャネル設定
情報変換部44からのチャネル設定用アドレスAが、チ
ャネル設定情報変換部44からの、アドレスコントロー
ルメモリ43のアクセス用アドレスBにより、このアド
レスコントロールメモリ43にランダムに書き込まれ、
時間スイッチ41および空間スイッチ42に対してシリ
アルに読み出される。
【0080】上述したメモリ(44,45)の導入によ
って、例えば40Gbpsあるいは80Gbpsという
超高速伝送路上において、回路規模を大形化することな
しに、チャネル設定を高い自由度と高い効率とをもって
実現可能とする。図28はTSA機能モジュール(また
はサブモジュール)の具体例を示す図(その1)、図2
9は同図(その2)である。
【0081】図28および図29を参照すると、図28
の左上に示す主信号データ入力(既述の入力伝送デー
タ)は、TSA機能モジュール(またはサブモジュー
ル)40内の時間スイッチ(TSW:Time Swi
tch)41にシリアルに入力される。この時間スイッ
チ41で時間的なスイッチング、すなわちチャネル入れ
替えが行われたあと、その時間スイッチ41の出力は空
間スイッチ(SSW:Space Switch)42
に入力されて、ここで空間的なスイッチング、すなわち
方路切り替えが行われる。さらにデータ出力(既述の出
力伝送データ)として送出される。
【0082】上記時間スイッチ41および空間スイッチ
42でのスイッチング制御は、アドレスコントロールメ
モリ(ACM:Address Control Me
mory)からシリアルに読み出されたチャネル設定用
アドレスAに従い、スイッチコントロール部(SWCN
T:Switch Controller)54によっ
て行われる。
【0083】アドレスコントロールメモリ(ACM)4
3へは、スイッチコントロール部54を介して、チャネ
ル設定情報変換部(ACMCNV:ACM conve
rterとも称す)44から、既述のチャネル設定用ア
ドレスAおよび既述のアドレスコントロールメモリ43
のアクセス用アドレスBが与えられる。上記のチャネル
設定用アドレスAとアドレスコントロールメモリ43の
アクセス用アドレスBは、外部からのチャネル設定情報
Cに基づいて、チャネル設定情報変換部44により生成
される。
【0084】上記の外部からのチャネル設定情報C(図
28)は、例えばマイコンインタフェース(μ−COM
INF)57から与えられる。このインタフェース5
7は、マイコン(図示せず)から供給されるチャネル設
定コードを受信して格納する受信fifo(R−fif
o:Receiving first−in firs
t−out)58と、そのチャネル設定コードの適宜性
をチェックしてそのチェック結果を上記マイコンに返送
する送信fifo(S−fifo:Sending f
ifo)59とからなる。受信fifo58(図28)
に格納されたチャネル設定コードは、上記チャネル設定
情報Cとして、上記のチャネル設定情報変換部(ACM
CNV)44に入力される。
【0085】チャネル設定情報変換部(ACMCNV)
44は、データ変換部(CNVDT)55とアドレス変
換部(CNVADD)56とを有して構成される。デー
タ変換部55は上記チャネル設定情報Cを、上記チャネ
ル設定用アドレスA(チャネル設定データ)(図中のD
TOUT)に変換し、また、アドレス変換部56は上記
チャネル設定情報Cを、コントロールメモリ43のアク
セス用アドレスB(ACMGPEN,ADDOUT,A
TMSEL)に変換する。
【0086】上記チャネル設定アドレスAとアクセス用
アドレスBは、スイッチコントロール部(SWCNT)
54を介して、アドレスコントロールメモリ(ACM)
43に印加され、該チャネル設定アドレスA(チャネル
設定データ)は、該アクセス用アドレスBに応じて、ラ
ンダムに、該アドレスコントロールメモリ43に書き込
まれる。
【0087】なお、図28においては、チャネル設定用
アドレスAの変換の一例を、ACMCODE→Time
Slot/Space SW No.として表してい
る。ACM CODEは、チャネル設定情報を表し、T
ime Slot No.およびSpace SW N
o.は、それぞれ図28に示す時間スイッチ(TSW)
41に対する設定情報および空間スイッチ(SSW)4
2に対する設定情報を表す。
【0088】再び図29を参照すると、前述した時間ス
イッチ(TSW)41、空間スイッチ(SSW)42、
アドレスコントロールメモリ(ACM)43およびスイ
ッチコントロール部(SWCNT)54を搭載するパネ
ル50と同様のパネル50が総計64面設けられる(こ
の64については、図12の“64”参照)。これら6
4面のパネル50はいずれも同様の面構成であるので、
図示する第1面のパネル50を参照して説明する(以下
同じ)。各パネル50は、入ってくる192チャネルの
うち、出力は12チャネルであることからSW12と記
している。
【0089】まず時間スイッチ(TSW)41について
見ると、その主要部は、好ましくはRAMからなる前述
した伝送データメモリ45であり、図の例では2つのデ
ータメモリ(DTM)51および52から構成してい
る。各々、64ビット(B)×24ワード(W)の構成
である。時間スイッチ41に入力される主信号データ入
力(入力伝送データ)Dinは128ビットパラレルの
信号であるが、通常、上記RAMの間口は最大64ビッ
トであることから、2つのデータメモリ51および52
(64×2=128)を設けることとした。また、各デ
ータメモリ(51,52)は、2面構成(1面当り12
W)とし、第1面が書込みのときは第2面を読出しと
し、逆に第1面が読出しのときは第2面を書込みとする
ため、総計24ワード(24W)となっている。
【0090】データメモリ(DTM)51および52へ
の入力伝送データDinの書込みは、スイッチコントロ
ール部(SWCNT)54からのシーケンシャルな書込
みアドレス(ADR,WE:WEはWrite Ena
ble)により行われ、その読出しは、既述のチャネル
設定用アドレスAである読出しアドレス(ADR,R
E)により行われる。
【0091】かくしてデータメモリ51および52から
読み出された128パラレルビットの出力(DTM出
力)は、次段の空間スイッチ(SSW)42に入力さ
れ、ここで192チャネルの信号の中から必要な伝送デ
ータのみを、セレクタ(SEL)53によって選択す
る。該セクレタ53には64:1 SELと記されてい
る。セレクタ(64:1 SEL)53のいずれを選択
するかは6ビットの選択信号SELにより定まる。この
信号SELは、既述のチャネル設定用アドレスA(Sp
ace SW No.)に含まれる。
【0092】図29において補助信号発生手段60が、
空間スイッチ(SSW)42内に設けられている。補助
信号発生手段60は、アドレスコントロールメモリ43
からのチャネル設定用アドレスAに含まれる補助信号挿
入コードACDに応答して、複数のチャネルの中の該当
のチャネルに、当該補助信号を挿入する。上記補助信号
の一例としては、上記の該当のチャネルが未使用である
ことを示す、通常UNEQと称される第1補助信号およ
び該当のチャネルに障害が発生していることを示す、通
常P−AISと称される第2補助信号である。
【0093】この場合補助信号発生手段60は、補助信
号挿入コードACDを検出するコード検出部62と、補
助信号挿入コードACDが検出されたときに上記第1補
助信号(UNEQ)および第2補助信号(P−AIS)
を生成して当該チャネルに挿入する補助信号挿入部(U
NEQ & P−AIS挿入部)61とを有する。図2
8を参照すると、装置立ち上げ時に、TSA回路自身を
初期化するための初期化指令(DTIN′)を、チャネ
ル設定情報変換部43に入力する初期化モード生成部8
2をさらに備えている。
【0094】上記初期化を必要とするとき、初期化モー
ド生成部82は、図27に示すセレクタ(SEL)81
に対し切替信号を送り、通常のライン(DTIN〜ST
ART)から初期化時のライン(DTIN′,TSAC
LK′,TSACLKEN′,CELL′およびSTA
RT′)に切り替え、初期化モード生成部82からの信
号をチャネル設定情報変換部44に入力するようにす
る。
【0095】装置全体の立ち上げ時にTSA回路がゆっ
くり立ち上がると、立ち上がり終了までの時間内に、T
SA回路から不要なデータが出力されてしまう。そして
この不要なデータが、当該装置全体の迅速な安定化を阻
害するおそれがある。そこでTSA回路を迅速に起動す
べく、TSA回路自身の初期化を行うこととする。これ
が上述の初期化指令(DTIN′)である。この段階で
は未だチャネル設定はなされていないので、チャネル未
設定の条件と矛盾しない適当な初期化モードをTSA回
路内に生成する必要がある。好適な例として、上記初期
化指令は、(i)入力伝送データを構成する各チャネル
が未使用であることを示す補助信号(UNEQ)を当該
TSA回路から出力させるための指令または、(ii)入
力伝送データをそのまま当該TSA回路を通過させるべ
きことを示す補助信号(DATA THROUGH)を
当該TSA回路から出力させるための指令である。
【0096】上記初期化指令は、例えばパワーオンリセ
ット(Power on Reset)後に初期化モー
ド生成部82より出力される。かくして、TSA回路の
初期化時に、上記の不要なデータに起因する不確定なチ
ャネル設定を防ぐとともに、初期化後即座にサービスの
開始が可能となる。図29において、アドレスコントロ
ールメモリ43は、第1メモリ面43−1および第2メ
モリ面43−2を有する2面構成である。ここに、チャ
ネル設定用アドレスAのアドレスコントロールメモリ4
3への書込みおよび書き込まれたチャネル設定用アドレ
スAのアドレスコントロールメモリ43からの読出し
を、第1メモリ面43−1および第2メモリ面43−2
に対して交互に行うようにする。すなわち、第1メモリ
面43−1が読出し面として動作するときは、第2メモ
リ面43−2は書込み面として動作し、逆に第1メモリ
面43−1が書込み面として動作するときは、第2メモ
リ面は読出し面として動作する。
【0097】アドレスコントロールメモリ43の前段に
おいて何らかの障害が発生したものとし、その障害によ
って、アドレスコントロールメモリ43(ここでは1面
構成とする)からデータ(チャネル設定用アドレスA)
の読出し中にさらに誤ったデータが上書きされたとす
る。そうすると、当然誤ったチャネル設定がなされシス
テムの誤動作につながる。
【0098】そこでサービス中におけるチャネル設定
が、上記の障害の発生に拘らず、直接実ラインに影響を
及ぼさないように、データの読出し面をデータの書込み
面から完全に分離するように、アドレスコントロールメ
モリを運用する。図29において、アドレスコントロー
ルメモリ43に連携する複写手段90は、チャネル設定
用アドレスAの第1メモリ面43−1および第2メモリ
面43−2の一方の面に対する書込みが終了したとき、
当該書込み済のチャネル設定用アドレスAを第1メモリ
面43−1および第2メモリ面43−2の他方の面に複
写する。かつ、新たなチャネル設定用アドレスAが与え
られたときは、直前のチャネル設定用アドレスAに対し
て変更された部分のみについて上記の他方の面への書き
込みを行うようにする。
【0099】次回のチャネル設定のとき、すなわち新た
なチャネル設定用アドレスAが与えられたとき、新旧の
チャネル設定用アドレスAの間で変更があった部分のみ
メモリの書き替えを行えばよいから、チャネル設定時間
は大幅に短縮されることになる。複写手段90は、セレ
クタ(SEL)91とフィードバックループ92とによ
り実現される。フィードバックループ92には、今、書
き込みが終了したメモリ面(例えば43−1とする)に
書き込まれたデータ(チャネル設定用アドレスA)を、
セレクタ91側に戻すように作用する。
【0100】セレクタ91は、戻された上記データを、
今書込みが終了したメモリ面とは逆のメモリ面(例えば
43−2)に書き込み、複写を完了する。図28におい
て、マイコンインタフェース57等の外部からのチャネ
ル設定情報Cを記憶するとともにその記憶した情報をチ
ャネルアドレスコントロールメモリ44に供給するため
の設定情報保持部95を備える。
【0101】図28および29において、チャネル設定
情報変換部44からのチャネル設定用アドレスAに対し
てパリティビットを付加するパリティ発生部101と、
このパリティ発生部101を経てアドレスコントロール
メモリ43に書き込まれた、当該パリティビットが付加
されたチャネル設定用アドレスAを、そのアドレスコン
トロールメモリ43から読み出してパリティチェックを
行うパリティ検出部102を備える。このパリティビッ
トの利用により、チャネル設定情報(チャネル設定アド
レスA)のデータ品質を高め、高信頼度のチャネル設定
を維持することが可能になる。
【0102】また、そのパリティチェックの結果を有効
に処理するものとして、エラー保護部103とエラー検
出部104とをさらに備える。図28において、マイコ
ンインタフェース57を介して接続する外部のマイコン
(図示せず)から与えられたチャネル設定情報Cが、チ
ャネル設定情報変換部44にて正しくチャネル設定用ア
ドレスAに変換され、しかもアドレスコントロールメモ
リ(ACM)43に正しく書き込まれたかを監視するた
めに、そのチャネル設定情報変換部44と逆動作をする
チャネル設定情報逆変換部111を設ける。この逆変換
部111は、アドレスコントロールメモリ43に書き込
まれたチャネル設定用アドレスAをチャネル設定情報逆
変換部111にフィードバックして元のチャネル設定情
報C′を再生する。さらに前述のマイコンに転送する。
該マイコンは、戻されたチャネル設定情報C′が、送り
出した原チャネル設定情報Cと一致するか確認する。そ
の中心は、データ変換部(CNVDT)55に対応する
データ逆変換部(CNVDT)112である。
【0103】図28において主信号データ入力をまず受
信するのはS/P変換部121である。このS/P変換
部121は、32パラレルの入力データ(図4の“3
2”参照)を、アドレスコントロールメモリ44の間口
に整合させるため64パラレルへの変換を行う。図29
において、主信号データ系の最終段に置かれるのはP/
S変換部122である。このP/S変換部122はST
S−768のデータからSTS−12のデータを任意に
抽出するパネル50を64群の各群から出力される主信
号データ(STS−12)をシリアルデータに変換す
る。
【0104】図30は図29におけるアドレスコントロ
ールメモリ、データメモリおよびセレクタを模式的に表
す図(その1)、図31は同図(その2)である。また
図32は図30および31におけるデータメモリ内部の
詳細例を示す図(その1)、図33は同図(その2)、
図34は同図(その3)、図35は同図(その4)であ
る。
【0105】図30を参照すると、データメモリ(DT
M)51および52に対し、DTMへの伝送データのシ
ーケンシャル書込みと、DTMへ書き込まれた伝送デー
タのランダム読出しが行われ、時間スイッチ(T−S
W)が行われることを表す。この時間スイッチ(T−S
W)を経た伝送データはセレクタ(64:1)53によ
り空間スイッチ(S−SW)が行われる。
【0106】時間スイッチ(T−SW)に対する制御
(T−SW CONT)と、空間スイッチ(S−SW)
に対する制御は(S−SW CONT)により行われ、
これらの制御は、アドレスコントロールメモリ(AC
M)43をなすRAMに書き込まれたチャネル設定用ア
ドレス情報Aおよびチャネル設定情報Cに基づいて実行
される。
【0107】図36は図28に示すデータ変換部の動作
例を表す図(その1)、図37は同図(その2)であ
る。図28を参照して説明したとおり、データ変換部
(CNVDT)55は、外部から与えられたチャネル設
定情報Cを、チャネル設定用アドレスAに変換し、アド
レスコントロールメモリ43に送る。図36のATM
CELL設定CODEは、上記のチャネル設定情報C
(例えばCH12の入力伝送データを、CH39に入れ
て出力伝送データにせよ、といった指令)に相当し、図
37のACM CELL CODEは、上記のチャネル
設定用アドレスAに相当し、図31に示した時間スイッ
チ制御(T−SW CONT)の情報を、図37のDT
Mタイムスロット番号で与え、図31に示した空間スイ
ッチ制御の情報を、図37のSPACE SW番号で与
える。
【0108】なお、図36および37の下段に示すとお
り、UNEQやP−AISの情報はそのまま無変換(ス
ルー)で、アドレスコントロールメモリ側に渡す。図3
8は図28に示すアドレス変換部の動作例を表す図(そ
の1)、図39は同図(その2)、図40は同図(その
3)、図41は同図(その4)、図42は同図(その
5)、図43は同図(その6)、図44は同図(その
7)、図45は同図(その8)である。
【0109】図28を参照して説明したとおり、アドレ
ス変換部(CNVAD)56は、外部から与えられたチ
ャネル設定情報Cを、アドレスコントロールメモリ(A
CM)43のアクセス用アドレスBに変換する。このア
クセス用アドレスBによって、ACM43に対するwr
ite制御(書込み制御)を行う。このアドレスBのう
ち、図28に示すACMGPENを図38〜45におけ
るSELECT No.として表し、図28に示すAD
DOUTを図38〜45におけるAddressとして
表す。SELECT No.は図29に示す64枚のパ
ネル50のいずれかを表す。
【0110】図38〜45のATM CELL設定は上
記チャネル設定情報Cに含まれる、出力伝送データを入
れるためのチャネル指定番号である。なお、上記情報C
は、ATMセルのフォーマットで与えられ、0番目のセ
ルから31番目のセル(途中、セル6〜セル29は省
略)までの一連の情報が周期的に与えられる。上述した
具体例をもとに、図4に示したTSA機能モジュール1
5の動作の概要を説明すると、主信号データをシーケン
スシャルにTSW部41(DTM45は書き込み面と読
み出し面の2面構成)へ書き込む。図36および37に
示すACM CELL CODE(DTMタイムスロッ
ト番号、SPACE SW番号)が書き込まれたACM
部43からシーケンシャルにデータを読み出し、DTM
45からSTS−12単位内のタイムスロット(横方
向)の入れ替えを行い、S−SW42でSTS−12間
(64群間)縦方向の選択を行う。以上のことを、ST
S−768について実現するために64群を用いて構成
する。この64群1セットで、主信号データ(CH)の
ビット当たりのTSAを行う。
【0111】次に図12および図22の構成のTSA機
能モジュール25について見ると、次のとおりである。
図46は図22に示す形式のTSA機能モジュール(2
6)の具体例を示す図(その1)、図47は同図(その
2)である。
【0112】これらの図46および図47の大半は図2
8および図29と同じである。相互に異なるのは、まず
図46において、その左下に示すチャネル選択信号CH
SEL1および2が加わったことである。この選択信号
は、2ビットの信号であり、図22に示す4個のLSI
−No.1〜No.4の識別を、その2ビットの信号に
より行う。つまり、32個の同じLSI(TSA76
8)をその識別信号によって4種に分け、4種×8ビッ
ト分の区分をして、TSA1536を実現する。
【0113】次に図47を参照すると本図で初めて現れ
るのは零マスク処理部131である。この零マスク処理
部131の役割については、既に図22において説明し
たとおりである。図48は図47におけるアドレスコン
トロールメモリ、データメモリおよびセレクタを模式的
に表す図(その1)、図49は同図(その2)であり、
また図50は図48におけるデータメモリ内部の詳細例
を示す図、図51は図49におけるデータメモリ内部の
詳細例を示す図である。
【0114】図48および図49は、基本的に図30お
よび図31と同様である。ただし図48および図49で
は、零マスク処理部131が加わっており、しかも、2
系統の零マスク処理部131の出力は論理和(OR)を
通して出力される。なお、図48および図49は、図2
2のLSI−No.1およびLSI−No.3について
示すが、LSI−No.2およびLSI−No.4につ
いても同様である。
【0115】図52は図46に示すデータ変換部の動作
例を表す図(その1)、図53は同図(その2)、図5
4は同図(その3)である。図52〜図54は、前述し
た図36および図37と基本的に同じであるが、図52
〜図54においては、LSI−No.1およびLSI−
No.2に関し、チャネルCH769〜CH1536に
ついて零マスクコードへの変換があり、また、LSI−
No.3およびLSI−No.4に関し、チャネルCH
1〜CH768について零マスクコードへの変換があ
る。
【0116】図55は図46に示すアドレス変換部の動
作例を表す図(その1)、図56は同図(その2)、図
57は同図(その3)、図58は同図(その4)、図5
9は同図(その5)、図60は同図(その6)、図61
は同図(その7)、図62は同図(その8)である。図
55〜図62は、前述した図38〜図45と基本的に同
じである。ただし、図55〜図58は、LSI−No.
1とLSI−No.3が有効な場合に相当し(ただしセ
ル〔2〕〜セル〔29〕については記載を省略)、図5
9〜図62は、LSI−No.2とLSI−No.4が
有効な場合に相当する(ただしセル〔34〕〜セル〔6
1〕については記載を省略)。
【0117】上述した具体例をもとに、図22に示した
TSA機能モジュール25の動作概要を説明すると、主
信号データをシーケンシャルにTSW部41(DTM4
5は書き込み面と読み出し面の2面構成)へ書き込む。
図52〜図54に示すACMCELL CODE(DT
Mタイムスロット番号、SPACE SW番号)が書き
込まれたACM部43からシーケンシャルにデータを読
み出し、DTM45からSTS−12単位内のタイムス
ロット(横方向)の入れ替えを行い、S−SW42でS
TS−12間(64群間)の縦方向の選択を行う。以上
のことをSTS−1536について実現するために64
群を用いて構成する。この64群1セット×4で、主信
号データ(CH)のビット当たりのTSAを行う。この
とき、ビット当たりのTSAを行う4セットの各々は、
制御信号によってそれぞれ異なった動きをする。<1>
1−768CH→1−768CH TSAを行う、<2
>1−768CH→769−1536CH TSAを行
う、<3>769−1536CH→1−768CH T
SAを行う、および<4>769−1536CH→76
9−1536CH TSAを行う、であり、<1>と<
3>が相補的に動作し(必ずどちらか一方の設定が有効
であり、無効設定側は零マスク処理を行う)、出力デー
タの論理和をとることによりTSA1536*768処
理(1−1636CH→1−768CH)が行われ、同
様に<2>と<4>がそれぞれ相補的に動作し、出力デ
ータの論理和をとることによりTSA1536*768
処理(1−1536CH→769−1536CH)が行
われる。そしてこれらを物理的に束ねる(合わせる)こ
とで、ビット単位のTSA1536*1536処理を行
う構成となる。
【0118】最後に図24および図26の構成のTSA
機能モジュール35について見ると、次のとおりであ
る。図63は図26に示す形式のTSA機能モジュール
(36)の具体例を示す図(その1)、図64は同図
(その2)である。
【0119】これらの図63および図64の大半は図2
8および図29と同じであるが、図63および図64の
場合は、前述した選択信号CHSE1,2が追加され、
図63の左上のS/P変換部121の出力が128本に
なり、図64のセレクタ53が128:1のセレクタと
なったことである。その他、一部のビット線の本数が図
に表すとおり変更になっている。
【0120】図65は図64におけるアドレスコントロ
ールメモリ、データメモリおよびセレクタを模式的に表
す図(その1)、図66は同図(その2)、図67は図
65および66におけるデータメモリ内部の詳細例を示
す図である。
【0121】図65〜図67は、基本的には前述した図
30および図31と同様である。図68は図63に示す
データ変換部の動作例を表す図(その1)、図69は同
図(その2)である。図68および図69は前述した図
36および図37と基本的に同じである。図70は図6
3に示すアドレス変換部の動作例を表す図(その1)、
図71は同図(その2)、図72は同図(その3)、図
73は同図(その4)、図74は同図(その5)、図7
5は同図(その6)、図76は同図(その7)、図77
は同図(その8)である。
【0122】図70〜図77は、前述した図38〜図4
5と基本的に同じである。ただし、図70および図71
は、図26のLSI−No.1(36−1)が有効な場
合に相当し(ただし、セル〔1〕〜セル〔14〕は省
略)、図70および図71は、図26のLSI−No.
2(36−2)が有効な場合に相当し(ただし、セル
〔16〕〜セル〔31〕は省略)、図74および図75
は、図26のLSI−No.3(36−3)が有効な場
合に相当し(ただし、セル〔32〕〜セル〔47〕は省
略)、図76および図77は、図26のLSI−No.
4(36−4)が有効な場合に相当する(ただし、セル
〔48〕〜セル〔63〕は省略)。
【0123】上述した具体例をもとに、図26に示した
TSA機能モジュール35の動作概要を説明すると、主
信号データをシーケンシャルにTSW部41(DTM4
5は書き込み面と読み出し面の2面構成)へ書き込む。
図68および69に示すACM CELL CODE
(DTMタイムスロット番号、SPACE SW番号)
が書き込まれたACM部43からシーケンシャルにデー
タを読み出し、DTM45からSTS−12単位内のタ
イムスロット(横方向)の入れ替えを行い、S−SW4
2でSTS−12間(128群間)の縦方向の選択を行
う。以上のことをSTS−1536について実現するた
めに128群を用いて構成する。この128群1セット
×4で、主信号データ(CH)のビット当たりのTSA
を行う。このとき、ビット当たりのTSAを行う4セッ
トの各々は、制御信号によってそれぞれ異なった動きを
する。<1>1−1536CH→1−384CH TS
Aを行う、<2>1−1536CH→385−768C
H TSAを行う、<3>1−1536CH→769−
1152CH TSAを行う、および<4>1−153
6CH→1153−1536CH TSAを行う。そし
てこれらの出力を物理的に束ねる(合わせる)ことで、
ビット単位のTSA1536*1536処理を行う構成
となる。したがって、チャネル当たりの構成は、本構成
が8組となる。
【0124】
【発明の効果】以上説明したように本発明によれば、4
0Gbps、80Gbps等の高速かつ大容量の伝送デ
ータに対するタイムスロット・アサインメント処理を、
単純なアーキテクチャにより回路規模を増大させること
なく、同一構成のLSIの組み合わせによって実現でき
る。したがって回路の消費電力を低減することもでき
る。
【図面の簡単な説明】
【図1】本発明に係るTSA回路の基本構成を示す図で
ある。
【図2】本発明に係るTSA回路を有する第1システム
構成を示す図である。
【図3】図2におけるTSA機能ブロックの詳細例を示
す図(その1)である。
【図4】図2におけるTSA機能ブロックの詳細例を示
す図(その2)である。
【図5】図2におけるTSA機能ブロックの詳細例を示
す図(その3)である。
【図6】upper側入力伝送データのフレームフォー
マットを示す図(その1)である。
【図7】upper側入力伝送データのフレームフォー
マットを示す図(その2)である。
【図8】lower側入力伝送データのフレームフォー
マットを示す図(その1)である。
【図9】lower側入力伝送データのフレームフォー
マットを示す図(その2)である。
【図10】本発明に係るTSA回路を有する第2システ
ム構成を示す図である。
【図11】図10におけるTSA機能ブロックの第1の
詳細例を示す図(その1)である。
【図12】図10におけるTSA機能ブロックの第1の
詳細例を示す図(その2)である。
【図13】図10におけるTSA機能ブロックの第1の
詳細例を示す図(その3)である。
【図14】図11における現用系(WORK)のupp
er側伝送データのフレームフォーマットを示す図(そ
の1)である。
【図15】図11における現用系(WORK)のupp
er側伝送データのフレームフォーマットを示す図(そ
の2)である。
【図16】図11における現用系(WORK)のlow
er側伝送データのフレームフォーマットを示す図(そ
の1)である。
【図17】図11における現用系(WORK)のlow
er側伝送データのフレームフォーマットを示す図(そ
の2)である。
【図18】図11における予備系(PTCT)のupp
er側伝送データのフレームフォーマットを示す図(そ
の1)である。
【図19】図11における予備系(PTCT)のupp
er側伝送データのフレームフォーマットを示す図(そ
の2)である。
【図20】図11における予備系(PTCT)のlow
er側伝送データのフレームフォーマットを示す図(そ
の1)である。
【図21】図11における予備系(PTCT)のlow
er側伝送データのフレームフォーマットを示す図(そ
の2)である。
【図22】図12に示すTSA機能モジュール25の構
成を示す図である。
【図23】図10におけるTSA機能ブロックの第2の
詳細例を示す図(その1)である。
【図24】図10におけるTSA機能ブロックの第2の
詳細例を示す図(その2)である。
【図25】図10におけるTSA機能ブロックの第2の
詳細例を示す図(その3)である。
【図26】図24に示すTSA機能モジュール35の構
成を示す図である。
【図27】本発明において用いるTSA機能モジュール
またはサブモジュールの基本構成例を示す図である。
【図28】TSA機能モジュール(またはサブモジュー
ル)の具体例を示す図(その1)である。
【図29】TSA機能モジュール(またはサブモジュー
ル)の具体例を示す図(その2)である。
【図30】図29におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の1)である。
【図31】図29におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の2)である。
【図32】図30および31におけるデータメモリ内部
の詳細例を示す図(その1)である。
【図33】図30および31におけるデータメモリ内部
の詳細例を示す図(その2)である。
【図34】図30および31におけるデータメモリ内部
の詳細例を示す図(その3)である。
【図35】図30および31におけるデータメモリ内部
の詳細例を示す図(その4)である。
【図36】図28に示すデータ変換部の動作例を表す図
(その1)である。
【図37】図28に示すデータ変換部の動作例を表す図
(その2)である。
【図38】図28に示すアドレス変換部の動作例を表す
図(その1)である。
【図39】図28に示すアドレス変換部の動作例を表す
図(その2)である。
【図40】図28に示すアドレス変換部の動作例を表す
図(その3)である。
【図41】図28に示すアドレス変換部の動作例を表す
図(その4)である。
【図42】図28に示すアドレス変換部の動作例を表す
図(その5)である。
【図43】図28に示すアドレス変換部の動作例を表す
図(その6)である。
【図44】図28に示すアドレス変換部の動作例を表す
図(その7)である。
【図45】図28に示すアドレス変換部の動作例を表す
図(その8)である。
【図46】図22に示す形式のTSA機能モジュール
(26)の具体例を示す図(その1)である。
【図47】図22に示す形式のTSA機能モジュール
(26)の具体例を示す図(その2)である。
【図48】図47におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の1)である。
【図49】図47におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の2)である。
【図50】図48におけるデータメモリ内部の詳細例を
示す図である。
【図51】図49におけるデータメモリ内部の詳細例を
示す図である。
【図52】図46に示すデータ変換部の動作例を表す図
(その1)である。
【図53】図46に示すデータ変換部の動作例を表す図
(その2)である。
【図54】図46に示すデータ変換部の動作例を表す図
(その3)である。
【図55】図46に示すアドレス変換部の動作例を表す
図(その1)である。
【図56】図46に示すアドレス変換部の動作例を表す
図(その2)である。
【図57】図46に示すアドレス変換部の動作例を表す
図(その3)である。
【図58】図46に示すアドレス変換部の動作例を表す
図(その4)である。
【図59】図46に示すアドレス変換部の動作例を表す
図(その5)である。
【図60】図46に示すアドレス変換部の動作例を表す
図(その6)である。
【図61】図46に示すアドレス変換部の動作例を表す
図(その7)である。
【図62】図46に示すアドレス変換部の動作例を表す
図(その8)である。
【図63】図26に示す形式のTSA機能モジュール
(36)の具体例を示す図(その1)である。
【図64】図26に示す形式のTSA機能モジュール
(36)の具体例を示す図(その2)である。
【図65】図64におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の1)である。
【図66】図64におけるアドレスコントロールメモ
リ、データメモリおよびセレクタを模式的に表す図(そ
の2)である。
【図67】図65および66におけるデータメモリ内部
の詳細例を示す図である。
【図68】図63に示すデータ変換部の動作例を表す図
(その1)である。
【図69】図63に示すデータ変換部の動作例を表す図
(その2)である。
【図70】図63に示すアドレス変換部の動作例を表す
図(その1)である。
【図71】図63に示すアドレス変換部の動作例を表す
図(その2)である。
【図72】図63に示すアドレス変換部の動作例を表す
図(その3)である。
【図73】図63に示すアドレス変換部の動作例を表す
図(その4)である。
【図74】図63に示すアドレス変換部の動作例を表す
図(その5)である。
【図75】図63に示すアドレス変換部の動作例を表す
図(その6)である。
【図76】図63に示すアドレス変換部の動作例を表す
図(その7)である。
【図77】図63に示すアドレス変換部の動作例を表す
図(その8)である。
【図78】本発明が適用される一例としてのリングネッ
トワークを示す図である。
【図79】図78に示した各ノード(ND,nd)の主
要部を表すブロック図である。
【図80】従来のTSA回路の概要を示す図である。
【図81】図80に示す回路の中の1つの段<A−n>
を詳細に表す図である。
【符号の説明】
10…TSA回路 11…入力ポート 12…出力ポート 13…TSA機能ブロック 15…TSA機能モジュール 20…TSA回路 25…TSA機能モジュール 26−1〜26−4…TSA機能サブモジュール 27…第1合成部 28…第2合成部 35…TSA機能モジュール 36−1〜36−4…TSA機能サブモジュール 37…合成部 40…TSA機能モジュール(またはサブモジュール) 41…時間スイッチ 42…空間スイッチ 43…アドレスコントロールメモリ 44…チャネル設定情報変換部 45…伝送データメモリ 50…パネル 51…データメモリ(DTM) 52…データメモリ(DTM) 53…セレクタ 54…スイッチコントロール部 55…データ変換部 56…アドレス変換部 57…マイコンインタフェース 58…受信fifo 59…送信fifo 121…S/P変換部 122…P/S変換部 131…零マスク処理部 rn…高速リングネットワーク RN…超高速リングネットワーク INF…インタフェース ru…上り光ファイバ対 rd…下り光ファイバ対 nd…ノード ND…ノード Dopt…光データ信号 Dwku…upper側現用系伝送データ Dwkl…lower側現用系伝送データ Dptu…upper側予備系伝送データ Dpt1…lower側予備系伝送データ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H04Q 11/04 M (72)発明者 塩田 昌宏 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 桑原 隆 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 超高速リングネットワークからのupp
    er側入力伝送データと高速リングネットワークからの
    lower側入力伝送データとが入力される入力ポート
    と、 超高速リングネットワークへのupper側出力伝送デ
    ータと高速リングネットワークへのlower側出力伝
    送データとが出力される出力ポートと、 時間スイッチおよび空間スイッチを有し、前記入力ポー
    トからの各前記入力伝送データに対するチャネル入替え
    をビット単位で行った各前記出力伝送データを前記出力
    ポートに対し供給するタイムスロット・アサインメント
    機能ブロックとからなることを特徴とするタイムスロッ
    ト・アサインメント回路。
  2. 【請求項2】 前記入力ポートには、前記upper側
    入力伝送データおよび前記lower側入力伝送データ
    がそれぞれ、各々同一の多重化レベルにてフォーマット
    された、各N(Nは正の整数)ビット構成の複数のチャ
    ネルからなる所定数の多重化レベルデータ群として入力
    され、 前記出力ポートからは、前記upper側出力伝送デー
    タおよび前記lower側出力伝送データがそれぞれ、
    各々同一の多重化レベルにてフォーマットされた、各N
    ビット構成の複数のチャネルからなる、前記所定数と同
    数の多重化レベルデータ群として出力され、 ここに、前記タイムスロット・アサインメント機能ブロ
    ックは、相互に同一構成を有するN個のタイムスロット
    ・アサインメント機能モジュールからなり、かつ、該N
    個のタイムスロット・アサインメント機能モジュール
    は、前記多重化レベルデータ群の各前記チャネルをなす
    最上位ビットから最下位ビットまでの前記Nビットの処
    理をそれぞれ個別に行うようにビット単位で割り当てら
    れる請求項1に記載のタイムスロット・アサインメント
    回路。
  3. 【請求項3】 前記タイムスロット・アサインメント機
    能ブロックは、現用系の前記upper側入力伝送デー
    タおよびlower側入力伝送データと現用系の前記u
    pper側出力伝送データおよびlower側出力伝送
    データについてのみ処理する現用系タイムスロット・ア
    サインメント機能ブロックと予備系の前記upper側
    入力伝送データおよびlower側入力伝送データと予
    備系の前記upper側出力伝送データおよびlowe
    r側出力伝送データについてのみ処理する予備系タイム
    スロット・アサインメント機能ブロックと、からなる請
    求項1に記載のタイムスロット・アサインメント回路。
  4. 【請求項4】 前記タイムスロット・アサインメント機
    能ブロックは、現用系および予備系の前記upper側
    入力伝送データおよびlower側入力伝送データを一
    括して処理し、現用系および予備系の前記upper側
    出力伝送データおよびlower側出力伝送データとを
    一括して出力する現用系/予備系タイムスロット・アサ
    インメント機能ブロックからなる請求項1に記載のタイ
    ムスロット・アサインメント回路。
  5. 【請求項5】 前記入力ポートには、現用系および予備
    系の前記upper側入力伝送データおよび前記low
    er側入力伝送データがそれぞれ、各々同一の多重化レ
    ベルにてフォーマットされた、各N(Nは正の整数)ビ
    ット構成の複数のチャネルからなる所定数の多重化レベ
    ルデータ群として入力され、 前記出力ポートからは、現用系および予備系の前記up
    per側出力伝送データおよび前記lower側出力伝
    送データがそれぞれ、各々同一の多重化レベルにてフォ
    ーマットされた、各Nビットの構成の複数のチャネルか
    らなる、前記所定数と同数の多重化レベルデータ群とし
    て出力され、 ここに、前記タイムスロット・アサインメント機能ブロ
    ックは、相互に同一構成を有するN個のタイムスロット
    ・アサインメント機能モジュールからなり、かつ、該N
    個のタイムスロット・アサインメント機能モジュール
    は、前記多重化レベルデータ群の各前記チャネルをなす
    最上位ビットから最下位ビットまでの前記Nビットの処
    理をそれぞれ個別に行うように割り当てられる請求項4
    に記載のタイムスロット・アサインメント回路。
  6. 【請求項6】 前記N個のタイムスロット・アサインメ
    ント機能モジュールの各々は、該タイムスロット・アサ
    インメント機能モジュールと同一構成の第1および第2
    タイムスロット・アサインメント機能サブモジュールお
    よび第3および第4タイムスロット・アサインメント機
    能サブモジュールからなり、 前記第1および第2タイムスロット・アサインメント機
    能サブモジュールは、現用系および予備系の前記upp
    er側入力伝送データおよび前記lower側入力伝送
    データをなす全前記チャネルの前半に相当する前半チャ
    ネル群を共通に入力し、 前記第3および第4タイムスロット・アサインメント機
    能サブモジュールは、現用系および予備系の前記upp
    er側入力伝送データおよび前記lower側入力伝送
    データをなす全前記チャネルの後半に相当する後半チャ
    ネル群を共通に入力し、 かつ、前記第2タイムスロット・アサインメント機能サ
    ブモジュールは、前記前半チャネル群のうちのいずれか
    を前記後半チャネル群のうちのいずれかにチャネル入替
    えする処理を行い、 前記第3タイムスロット・アサインメント機能サブモジ
    ュールは、前記後半チャネル群のうちのいずれかを前記
    前半チャネル群のうちのいずれかにチャネル入替えする
    処理を行う請求項5に記載のタイムスロット・アサイン
    メント回路。
  7. 【請求項7】 前記第1および第2タイムスロット・ア
    サインメント機能サブモジュールは、前記第3および第
    4タイムスロット・アサインメント機能サブモジュール
    側からチャネル入替えされる前記前半チャネル群のうち
    のいずれかがあるときは、当該前半チャネル群のデータ
    を無効にする第1零マスク処理部を有し、 前記第3および第4タイムスロット・アサインメント機
    能サブモジュールは、前記第1および第2タイムスロッ
    ト・アサインメント機能サブモジュール側からチャネル
    入替えされる前記後半チャネル群のうちのいずれかがあ
    るときは、当該後半チャネル群のデータを無効にする第
    2零マスク処理部を有する請求項6に記載のタイムスロ
    ット・アサインメント回路。
  8. 【請求項8】 前記第1および第3タイムスロット・ア
    サインメント機能サブモジュールからの各出力を合成す
    る第1合成部と、前記第2および第4タイムスロット・
    アサインメント機能サブモジュールからの各出力を合成
    する第2合成部とをさらに有する請求項7に記載のタイ
    ムスロット・アサインメント回路。
  9. 【請求項9】 前記N個のタイムスロット・アサインメ
    ント機能モジュールの各々は、該タイムスロット・アサ
    インメント機能モジュールとそれぞれ同一構成のM個の
    タイムスロット・アサインメント機能サブモジュールか
    らなり、 該M個のタイムスロット・アサインメント機能サブモジ
    ュールは、現用系および予備系の前記upper側入力
    伝送データおよび前記lower側入力伝送データをな
    す全ての前記チャネルを共通に入力する一方、該全ての
    チャネルをM等分した第1分割チャネル〜第M分割チャ
    ネルのデータをそれぞれ処理する請求項5に記載のタイ
    ムスロット・アサインメント回路。
  10. 【請求項10】 前記M個のタイムスロット・アサイン
    メント機能サブモジュールからの各出力を合成する合成
    部を備える請求項9に記載のタイムスロット・アサイン
    メント回路。
  11. 【請求項11】 前記入力伝送データをシーケンシャル
    に書き込む伝送データメモリを備え、該入力伝送データ
    に対して時間的なスイッチングを行う時間スイッチと、 前記時間スイッチからの出力に対して空間的なスイッチ
    ングを行う空間スイッチと、 前記時間スイッチおよび空間スイッチを制御するチャネ
    ル設定用アドレスを出力するアドレスコントロールメモ
    リと、 外部からのチャネル設定情報を、前記チャネル設定用ア
    ドレスと前記アドレスコントロールメモリのアクセス用
    アドレスとに変換するチャネル設定情報変換部とからな
    る請求項2に記載のタイムスロット・アサインメント回
    路。
  12. 【請求項12】 前記伝送データメモリはRAM(Ra
    ndom Access memory)からなり、前
    記入力伝送データが、該RAMに書き込まれ、前記チャ
    ネル設定用アドレスに基づいて、該RAMより読み出さ
    れる請求項11に記載のタイムスロット・アサインメン
    ト回路。
  13. 【請求項13】 前記伝送データが前記時間スイッチよ
    り出力され、前記空間スイッチはその出力より、前記チ
    ャネル設定用アドレスに基づいて、1つの前記チャネル
    を選択する請求項11に記載のタイムスロット・アサイ
    ンメント回路。
  14. 【請求項14】 前記アドレスコントロールメモリはR
    AM(RandomAccess memory)から
    なり、 前記入力伝送データが前記伝送データメモリに書き込ま
    れ、これを該伝送データメモリから読み出すため、およ
    び前記空間スイッチにおいて、前記時間スイッチからの
    出力より1つの前記チャネルを選択するための、前記チ
    ャネル設定情報変換部からの前記チャネル設定用アドレ
    スが、 前記チャネル設定情報変換部からの前記アドレスコント
    ロールメモリのアクセス用アドレスにより、該アドレス
    コントロールメモリにランダムに書き込まれ、前記時間
    スイッチおよび前記空間スイッチに対してシリアルに読
    み出される請求項11に記載のタイムスロット・アサイ
    ンメント回路。
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