JPH08111895A - タイムスロットインターチェンジ - Google Patents

Abstract

(57)【要約】 【目的】 タイムスロットインターチェンジの動作速度
を低減化を図り、低消費電力でデータ転送を確実に行え
る汎用性のあるタイムスロットインターチェンジを提供
する。 【構成】 第１及び第２の時間スイッチ（ＦＴＳＷ、Ｒ
ＴＳＷ）とこれらの間に設けられた空間スイッチ（ＳＳ
Ｗ）とを有するタイムスロットインターチェンジにおい
て、第１の時間スイッチは、空間スイッチで起こり得る
ブロッキングを回避するために、第１の時間スイッチに
入力するデータにブランク領域を付加して入力データの
データ量を越えるデータ量のデータをｎ系統（ｎは整
数）のパラレル形式で空間スイッチに出力する第１の手
段を有し、第２の時間スイッチは、空間スイッチからｎ
系統のパラレル形式で受け取ったデータから前記ブラン
ク領域を除去して、出力する第２の手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル同期網にお
ける同期多重変換装置の回線設定を行うタイムスロット
インターチェンジ（ＴＳＩ：Ｔｉｍｅ Ｓｌｏｔ Ｉｎ
ｔｅｒｃｈａｎｇｅ）に関する。ディジタル同期網にお
いては、従来からアナログ網で実施されていた配分架に
よる空間回線設定に代わって、ディジタル多重レベル上
のタイムスロット入れ替えにより時間的に回線設定を行
うことが可能になり、同期多重変換装置が実用に供され
ている。この同期多重変換装置の回線設定機能は、デー
タ列の時間及び空間のタイムスロットの占有位置を入れ
替えるタイムスロットインターチェンジにより実現さ
れ、このタイムスロット入れ替え順序を外部より制御で
きる構成とすることにより、半固定時間スイッチが実現
できる。

【０００２】

【従来の技術】図２１は、このような同期多重変換装置
を用いたネットワークの一例を示す図である。図示する
ネットワークでは、４つのＡＤＭ（Ａｄｄ−Ｄｒｏｐ−
Ｍｕｌｔｉｐｌｅｘ）装置が光ファイバケーブルでリン
グ状に接続されている。各ＡＤＭ装置間は、光ファイバ
ケーブルを介して多重化された光信号が伝送される。各
ＡＤＭ装置には、図示しない多重化装置が接続されてい
る。

【０００３】図２２は、図２１の構成における信号の多
重化構造の一例を示す図である。図示の多重化構造は一
次群からはじまり、六次群まで有し、図２１に示すＡＤ
Ｍ装置は、四次群の信号ＳＴＭ１又は五次群の信号ＳＴ
Ｍ４を光ファイバケーブルを介して相互に伝送する。な
お、各ＡＤＭ装置に接続される図示しない多重化装置
は、図２２の三次群の信号を処理する機能を有する。ま
た、図中、Ｃ−ｎはコンテナ（Ｃｏｎｔａｉｎｅｒ）、
ＶＣ−ｎはバーチャルコンテナ（ＶｉｒｔｕａｌＣｏｎ
ｔａｉｎｅｒ）、ＴＵ−ｎはトリビュートリコンテナ
（Ｔｒｉｂｕｔａｒｙ Ｃｏｎｔａｉｎｅｒ）、ＡＵ−
ｎはアドミニストレイティブユニット（Ａｄｍｉｎｉｓ
ｔｒａｔｉｖｅ Ｕｎｉｔ）、ＳＴＭ−ｎはシンクロナ
ス・トランスポート・ユニット（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）である。な
お、このような多重化構造は、例えばＣＣＩＴＴ Ｇ７
０７、Ｇ７０８、Ｇ７０９及びＢＴ ＳＰＥＣ ＲＣ８
８７６Ｃ等に詳しい。

【０００４】図２３は、図２１に示す各ＡＤＭ装置の構
成を示す図である。図２３の構成では、各ＡＤＭ装置は
五次群の信号ＳＴＭ４を光ファイバケーブル（チャネル
＃１及びチャネル＃２）を介して伝送する。チャネル＃
１及び＃２の各々に対して、光電変換器ＯＲ、マルチプ
レクサＭＵＸ及びデマルチプレクサＤＭＵＸが設けられ
ている。マルチプレクサＭＵＸは、４つの四次群信号Ｓ
ＴＭ１を多重化して五次群の信号ＳＴＭ４を出力し、デ
マルチプレクサＤＭＵＸは五次群の信号ＳＴＭ４から４
つの四次群信号ＳＴＭ１を出力する。これらのマルチプ
レクサＭＵＸ及びデマルチプレクサＤＭＵＸは、２つの
多重／分離装置ＭＵＸ／ＤＭＵＸに図示のように接続さ
れている。受信した多重化信号ＳＴＭ１は一方のＭＵＸ
／ＤＭＵＸの端子ＤＲＯＰに与えられ、他方のＭＵＸ／
ＤＭＵＸの端子ＡＤＤからは、送信すべき多重化信号Ｓ
ＴＭ１が出力される。また、一方のＭＵＸ／ＤＭＵＸは
図示しない下位の多重化装置からＳＴＭ１信号を受け取
り、またＳＴＭ１信号を出力する。

【０００５】更に、この２つの多重／分離装置ＭＵＸ／
ＤＭＵＸとの間には、クロスコネクト動作を行うタイム
スロットインターチェンジＴＳＩが図示するように接続
されている。前述したように、タイムスロットインター
チェンジＴＳＩは、データ列の時間及び空間のタイムス
ロットの占有位置を入れ替える機能を有する。図２４
は、タイムスロットインターチェンジＴＳＩの概念を示
す図である。入力データ列１Ｃ、１Ｂ、１Ａ及び２Ｃ、
２Ｂ、２Ａはパラレルに変換された後、タイムスロット
インターチェンジＴＳＩでタイムスロットの時間的及び
空間的な入れ替えを受け、図示するようにシリアルに出
力される。

【０００６】図２５は、タイムスロットインターチェン
ジＴＳＩのデータ処理を示す図である。上記、データ列
の時間及び空間のタイムスロットの占有位置の入れ替え
は、２つの時間スイッチＦＴＳＷ（Ｆｏｒｗａｒｄ Ｔ
ｉｍｅ ＳＷｉｔｃｈ：以下、前段時間スイッチと呼
ぶ）及びＲＴＳＷ（Ｒｅａｒ Ｔｉｍｅ ＳＷｉｔｃ
ｈ：以下、後段時間スイッチと呼ぶ）及び１つの空間ス
イッチＳＳＷ（ＳｐａｃｅＳＷｉｔｃｈ）で実現される
ＴＳＴ（Ｔｉｍｅ Ｓｐａｃｅ Ｔｉｍｅ）機能で行わ
れる。これらの３つのスイッチは、共通のタイミングで
動作する。図示する３つのデータ列Ａ、Ｂ及びＣはそれ
ぞれ、前段時間スイッチＦＴＳＷで時間的なタイムスロ
ット位置の入れ替えを受け、空間スイッチＳＳＷに出力
される。この際、後述する理由で、ブランク領域が各入
力データ列に付加され、倍のデータ量となる。このた
め、各スイッチは入力データ信号のビットレートの倍の
ビットレートで動作する必要がある。

【０００７】前段時間スイッチＦＴＳＷはメモリで構成
され、プログラムカウンタ（ＰＧ）で生成されたシーケ
ンシャルな書き込みアドレスに従って入力データを書き
込み、アドレスコントロールメモリ（ＡＣＭ：Ａｄｄｒ
ｅｓｓ Ｃｏｎｔｒｏｌ Ｍｅｍｏｒｙ：以下、スイッ
チ制御メモリと言う）が出力するランダムな読み出しア
ドレスに従い、シーケンシャルに書き込まれた入力デー
タをランダムに出力する。空間スイッチＳＳＷは、受け
取ったデータの空間的なタイムスロット位置を入れ替
え、後段時間スイッチＲＴＳＷに出力する。空間スイッ
チＳＳＷはメモリで構成され、この空間的なタイムスロ
ット位置の入れ替えは、このスイッチに与える選択信号
ＳＥＬ（アドレス）をスイッチ制御メモリＡＣＭから出
力することで制御される。後段時間スイッチＲＴＳＷは
メモリで構成され、空間スイッチＳＳＷからの入力デー
タをシーケンシャルな書き込みアドレスに従いメモリに
書き込み、スイッチ制御メモリＡＣＭから出力されるラ
ンダムな読み出しアドレスに従いランダムに出力する。
このようにして、図２５の入力データ列Ａの網かけ領域
で示される入力データは、時間的及び空間的なタイムス
ロットの占有位置の入れ替えを受け、図示するように出
力される。

【０００８】ここで、上述したブランク領域について、
図２６を参照して説明する。ブランク領域は、空間スイ
ッチＳＳＷの動作において発生し得るブロッキングを回
避するために用いられる。今、図２６の（Ａ）に示す２
つの入力データ列を考える。入力１のデータ列はデータ
α、γ、ε、κ、πを有し、入力２のデータ列はａ、
ｂ、ｃ、ｄ、ｅを有する。この入力データ列に対し、図
２６の（Ｂ）に示すような要求１及び要求２で指定され
る出力データ列をＴＳＴ機能で出力する必要がある場
合、（Ｃ）及び（Ｄ）に示すようにブランク領域を使用
してブロッキングを回避することができる。図（Ｃ）
は、前段時間スイッチＦＴＳＷの動作を示す（処理１１
及び処理１２として示す）。図示の例では、γとε及び
ｃとｂのデータがブロッキングを回避するように処理さ
れる。γとε及びｃとｄのそれぞれの要求スロットが同
一アドレスであるため、どちらか一方をブランク領域に
退避させる必要がある。図示の例では、εとｂとが付加
されたブランク領域に退避している。また、図示の例で
は、出力方路が変わるκとｄについてもブランク領域に
退避している。なお、図中、データの表示がない部分は
先行するデータと同じであることを意味している。

【０００９】そして、図（Ｄ）に示すように、空間スイ
ッチＳＳＷの処理（処理２１及び処理２２として示す）
で、ブランク領域を含め、空間的なスロットの入れ替え
（チャネルの入れ替え）を行う。図示の例では、ｄとκ
を入れ替え、ｂを上側のチャネルに、εを下側のチャネ
ルに移動させている。最後に、図（Ｅ）に示すように、
後段時間スイッチＲＴＳＷの処理（処理３１及び処理３
２として示す）で、ブランク領域のデータ量に相当する
不要データを削除する。

【００１０】以上のようにして、入力データ列に対し同
一容量のブランク領域を付加して、各スイッチで入力デ
ータ列のビットレートの倍の速度で処理することで、ブ
ロッキングを回避することができる。図２７は、図２３
に示すタイムスロットインターチェンジＴＳＩが処理す
る信号ＳＴＭ１のフレームフォーマットを示す。入力デ
ータ列（ＳＴＭ１）は、２７０バイト×９ロー（ＲＯ
Ｗ）で１フレームを構成する。この１フレームは、オー
バヘッド領域（ＯＨＢ：９バイト×９ロー）と、データ
（ペイロード）領域（２６１バイト×９ロー）とからな
る。このようなＳＴＭ１の１フレームに対し、２７０バ
イト×９ローのブランク領域が付加される。

【００１１】図２８は、図２５に示したタイムスロット
インターチェンジＴＳＩ内のＴＳＴ部の動作をより詳細
に示す図である。図２８（Ａ）は、前段時間スイッチＦ
ＴＳＷの動作を示し、（Ｂ）は空間スイッチＳＳＷの動
作を示し、（Ｃ）は後段時間スイッチＲＴＳＷの動作を
示す。図２８（Ａ）において、入力データはアドレス
１、２、３に従ってシーケンシャルに前段時間スイッチ
ＦＴＳＷ（メモリ）に書き込まれ、スイッチ制御メモリ
ＡＣＭが出力するアドレスに従いランダムに読み出され
る。この読み出し動作において、前述したブロッキンン
グを回避するために、入力データに対しブランク領域が
付加される。図示する例では、データＡ、Ｂ、Ｃからな
るブランク領域がランダムに読み出されたデータＣ、
Ｂ、Ａに対し付加されている。

【００１２】このようにして、前段時間スイッチＦＴＳ
Ｗから読み出された出力データは、図２８（Ｂ）に示す
ように空間スイッチＳＳＷに与えられる。図示の例で
は、空間スイッチＳＳＷは３方向から出力データを受け
る。空間スイッチＳＳＷの動作は、スイッチ制御メモリ
ＡＣＭ内に格納されているアドレスに従い制御される。
例えば、空間スイッチＳＳＷの出力チャネル＃１に対し
て、スイッチ制御メモリＡＣＭはアドレス３、１、３と
ブランク領域分のアドレス２、３、１とを記憶してい
る。このアドレスに従って、チャネル＃１の出力データ
はＭ、Ｂ、Ｏとブランク領域のＪ、Ｑ、Ｆとを有する。
他のチャネルについても同様である。

【００１３】図２８（Ｂ）の出力データは、図２８
（Ｃ）に示すように後段時間スイッチＲＴＳＷに出力さ
れる。後段時間スイッチＲＳＴＷ（メモリ）は、入力デ
ータ（時間スイッチＳＳＷの出力データ）をシーケンシ
ャルに書き込み、スイッチ制御メモリＡＣＭが出力する
アドレスに従いランダムに出力する。図２８（Ｃ）の例
では、シーケンシャルに書き込まれたデータＣ、Ｂ、
Ａ、Ａ、Ｂ、Ｃのうち、ランダムなアドレスに従い、
Ｃ、Ａ、Ｂのみが後段時間スイッチＲＴＳＷから読み出
される。

【００１４】図２９は、図２８に示すデータ処理を実現
するための従来のタイムスロットインターチェンジＴＳ
Ｉの構成を示す図である。図示するタイムスロットイン
ターチェンジＴＳＩは、ｎ系統（ｎ個のチャネル：ｎは
任意の整数）を有する。各チャネルは、メモリで構成さ
れる前段時間スイッチＦＴＳＷと後段時間スイッチＲＴ
ＳＷを有すると共に、共通に１つの空間スイッチＳＳＷ
を有する。各スイッチにはスイッチ制御メモリＡＣＭが
設けられている。前段時間スイッチＦＴＳＷと空間スイ
ッチＳＳＷに接続されているスイッチ制御メモリＡＣＭ
は、ＡＣＭアクセス選択制御ユニットＡＳＬＣで制御さ
れ、後段時間スイッチＲＴＳＷに接続されているスイッ
チ制御メモリＡＣＭは、アクセス制御ユニットＡＣＵで
制御される。このアクセス制御ユニットＡＣＵは、ＡＣ
Ｍアクセス選択制御ユニットＡＳＬＣも制御する。上記
構成のタイムスロットインターチェンジＴＳＩは、マイ
クロプロセッサユニットＭＰＵで制御される。マイクロ
プロセッサユニットＭＰＵは、アドレス制御分割ユニッ
トＡＣＤと、チャネル／カラムコンバータＣＣＣとを有
する。前段時間スイッチＦＴＳＷと、後段時間スイッチ
ＲＴＳＷと、空間スイッチＳＳＷとは、これらのスイッ
チ制御メモリに与えられる外部からの共通のタイミング
信号で制御される。

【００１５】ＭＰＵは、顧客の設定する情報を受ける。
この情報は、各入力データ（信号）の大きさと、チャネ
ル毎の接続情報である。これに対し、各スイッチが要求
する情報は、バイト毎の接続情報である。上記チャネル
／カラムコンバータＣＣＣとアドレス制御分割ユニット
ＡＣＤとが設けられている。チャネル／カラムコンバー
タＣＣＣは、顧客が入力したチャネル番号からバイト番
号に変換する機能を有する。アドレス制御分割ユニット
ＡＣＤは、バイト毎の接続情報がブロッキングしないよ
うに、ＴＳＴの各スイッチを個々にどのような接続にす
るかを決定し、この決定した接続を示す接続情報をアク
セス制御ユニットＡＣＵに出力する。各スイッチ制御メ
モリＡＣＭは、ＡＣＤで決定して個々のスイッチの接続
情報を保存する。

【００１６】動作を説明すると、まず顧客の設定する情
報はチャネル／カラムコンバータＣＣＣとアドレス制御
分割ユニットＡＣＤによってバイト毎の接続情報に変換
されて各スイッチのスイッチ制御メモリＡＣＭに記憶さ
れる。この記憶された接続情報は、前段時間スイッチＦ
ＴＳＷ及び後段時間スイッチＲＴＳＷの読み出しアドレ
スとなる。前述したように、各時間スイッチでは入力デ
ータをシーケンシャルに書き込み一時記憶し、スイッチ
制御メモリＡＣＭからの接続情報（アドレス）に従って
ランダムに読み出すことで、スロットの時間的な入れ替
えを行う。その際、ブロッキンングしないように前段時
間スイッチＦＴＳＷでは、入力データに対し前述のブラ
ンク領域を付加して倍のデータ量を出力し、また後段時
間スイッチＲＳＳＷではその入力データに対しブランク
領域を除去し、必要なデータのみからなる半分のデータ
量を出力する。時間スイッチＳＳＷは空間的なスロット
の入れ替えを行うため、入力データを記憶することはな
く、スイッチ制御メモリＡＣＭからの出力データにより
データの選択を行う。

【００１７】

【発明が解決しようとする課題】しかしながら、上記従
来技術は以下の問題点を有する。 （１）近年のＬＳＩ集積技術は目ざましく発展し、分割
されていた機能を１つのＬＳＩ内に取り込み集積するこ
とで装置の小型化がすすめられている。しかしながら、
依然デバイスによって動作速度や回路規模等の制約があ
り、これらは回路設計において機能を実現するための障
害となっている。より具体的には、前述したブロッキン
グを回避するために、タイムスロットインターチェンジ
ＴＳＩ内ではブランク領域を付加して、入力データのビ
ットレートの倍の速度でデータ処理を行う必要がある。
例えば、図２９において、各入力データのビットレート
が１９Ｍｂｐｓであるとすると、ブランク領域を付加し
た状態では３８Ｍｂｐｓの速度で処理する必要がある。
これらの信号を扱う各スイッチは通常、大規模ゲートが
可能なＣＭＯＳ回路で構成されるが、３８Ｍｂｐｓの信
号を処理すると消費電力が大きくなってしまうという問
題点がある。すなわち、処理する信号のビットレートが
高くなる程、消費電力が大きくなるので、元々１９Ｍｂ
ｐｓのデータを３８Ｍｂｐｓで処理するのは消費電力の
観点から好ましくない。

【００１８】（２）取り扱う信号のビットレートが高く
なると、消費電力以外にもインターフェースの構成が難
しくなるという問題点が顕著になってくる。この問題点
を図３０を参照して説明する。図３０（Ａ）に示すよう
に、２つのＬＳＩにおいて、ＬＳＩ１からのクロック信
号ＣＫを受けてＬＳＩ２がデータをＬＳＩ１に出力する
場合を考える。図３０（Ｂ）の〔１〕〜〔４〕は図３０
（Ａ）の対応部分の信号を示す。ＬＳＩが出力するクロ
ック信号ＣＫは伝送路で遅延を受け、図（Ｂ）の〔２〕
で示すように、ＬＳＩ２は遅れたクロック信号を受信す
る。この遅延されたクロック信号ＣＫに同期して、ＬＳ
Ｉ２のフリップフロップＦＦはデータを図（Ｂ）の
〔３〕に示すタイミングでＬＳＩ１に出力する。ＬＳＩ
１のフリップフロップＦＦは、クロック信号ＣＫに同期
してこのデータ信号を受ける。図示する場合では、ＬＳ
Ｉ１のフリップフロップＦＦは、クロック信号ＣＫに１
周期を越えた遅延時間でデータをＬＳＩ２から受け取る
ことになる。１周期以上の遅延時間があると、もはやビ
ット単位のデータの同期を維持することができなくな
り、データの正確な受信は行えない。上記問題点は、ク
ロック信号ＣＫの速度が速くなるほど、問題となってく
る。このような問題が、前段時間スイッチＦＴＳＷと空
間スイッチとの間、及び空間スイッチと後段時間スイッ
チＲＴＳＷとの間で発生する可能性がある。従って、正
確なデータ転送の点からも、取り扱う信号のビットレー
トが高いことは好ましくない。

【００１９】（３）図２９に示すように、各スイッチは
タイムスロットインターチェンジＴＳＩ外部から送られ
てくる単一のタイミング信号で動作する。しかしなが
ら、例えば、既存のネットワークに対し新たにタイムス
ロットインターチェンジＴＳＩを設計したような場合に
は、実際問題としてタイムスロットインテーチェンジＴ
Ｓ外部とＴＳＩ内部とのタイミングを一致させることは
難しい。従って、図２９に示す構成では、汎用性に欠け
るという問題点がある。

【００２０】

【課題を解決するための手段】従って、本発明は上記従
来の問題点を解決し、タイムスロットインターチェンジ
の動作速度を低減化を図り、低消費電力でデータ転送を
確実に行える汎用性のあるタイムスロットインターチェ
ンジを提供することを目的とする。上記問題点を解決す
るための本発明の構成は、次の通りである。

【００２１】請求項１に記載の発明は、第１及び第２の
時間スイッチとこれらの間に設けられた空間スイッチと
を有するタイムスロットインターチェンジにおいて、第
１の時間スイッチは、第１の時間スイッチに入力するデ
ータにブランク領域を付加したデータをｎ系統（ｎは整
数）のパラレル形式で空間スイッチに出力する第１の手
段を有し、第２の時間スイッチは、空間スイッチからｎ
系統のパラレル形式で受け取ったデータから前記ブラン
ク領域を除去して、出力する第２の手段を有する。

【００２２】請求項２に記載の発明は、ｎ系統のパラレ
ル形式で出力されるデータのビットレートは、第１の時
間スイッチに入力するデータのビットレートと同一であ
る。請求項３に記載の発明は、前記ｎ系統のパラレル形
式で出力されるデータのデータ量は、第１の時間スイッ
チに入力するデータのデータ量のｎ倍である。

【００２３】請求項４に記載の発明は、前記第１の手段
は１つの書き込みポート及び２つの読み出しポートを持
つメモリを有し、ｎ個の読み出しアドレスを与えること
でｎ系統のパラレル形式で上記メモリから読み出し空間
スイッチに出力する。請求項５に記載の発明は、前記第
２の手段は２つの書き込みポート及び１つの読み出しポ
ートを持つメモリを有し、１つの書き込みアドレスを与
えることでｎ系統のパラレル形式で空間スイッチから出
力されたデータを書き込む。

【００２４】請求項６に記載の発明は、前記空間スイッ
チは、ｎ個のメモリを有し、第１の時間スイッチからｎ
系統のパラレル形式で読み出されたデータを記憶する。
請求項７に記載の発明は、前記第１の手段は１つの書き
込みポートと１つの読み出しポートを有するメモリをｎ
個有し、それぞれに書き込み及び読み出しアドレスを与
えることで、第１の手段に入力するデータをｎ個のメモ
リに書き込み、読み出す。

【００２５】請求項８に記載の発明は、前記第２の手段
は１つの書き込みポートと１つの読み出しポートを有す
るメモリをｎ個有し、更にｎ個のメモリから読み出され
たデータを選択する選択手段を有し、それぞれに書き込
み及び読み出しアドレスを与えることで、空間スイッチ
から読み出されたｎ系統のパラレル形式のデータをｎ個
のメモリに書き込んだ後読み出し、更に選択手段で選択
してブランク領域を除去する。

【００２６】請求項９に記載の発明は、前記第１の手段
は入力するデータを交互に書き込み読み出す２つのメモ
リ面を有し、前記空間スイッチは第１の手段から出力さ
れるデータを交互に書き込み読み出す２つのメモリ面を
有し、前記第２の手段は空間スイッチから出力されるデ
ータを交互に書き込み読み出す２つのメモリ面を有す
る。

【００２７】請求項１０に記載の発明は、前記タイムス
ロットインターチェンジは更に、第１の時間スイッチの
前に設けられ、第１の時間スイッチに入力するデータを
内部のタイミング信号に同期させる第１のタイミング乗
り換え手段と、第２の時間スイッチの後に設けられ、第
２の時間スイッチから出力するデータを外部のタイミン
グ信号に同期させる第２のタイミング乗り換え手段とを
有する。

【００２８】請求項１１に記載の発明は、前記タイムス
ロットインターチェンジは更に、第１の時間スイッチに
入力するデータにパスチェックビットを付加するパスチ
ェックビット挿入手段と、第２の時間スイッチから出力
するデータに付加されたパスチェックビットを検出し
て、所定の期待値と比較することでデータが正しくクロ
スコネクトされたかどうかを判断するパスチェック検出
手段とを有する。

【００２９】請求項１２に記載の発明は、前記パスチェ
ックビット挿入手段は、第１の時間スイッチに入力する
データの所定単位毎にパスチェックビットを付加する手
段を有する。請求項１３に記載の発明では、前記タイム
スロットインターチェンジは更に、検出すべきデータを
指定する手段を有し、前記パスチェック検出手段は指定
されたデータに付加されているパスチェックビットを対
応する期待値と比較する。

【００３０】

【作用】請求項１に記載の発明では、従来シリアルにブ
ランク領域を付加していた構成に代えて、ブランク領域
を含むデータをｎ系統（ｎは整数：例えばｎ＝２）のパ
ラレル形式で処理するため、データ処理のビットレート
を増大させる必要がない。従って、請求項２にあるよう
に、ｎ系統のパラレル形式で出力されるデータのビット
レートを第１の時間スイッチに入力するデータのビット
レートと同一にすることが可能になる。この結果、低電
力消費で確実にクロスコネクト動作を行うことが可能に
なる。

【００３１】請求項３に記載の発明では、前記ｎ系統の
パラレル形式で出力されるデータのデータ量は、第１の
時間スイッチに入力するデータのデータ量のｎ倍とし、
ブランク領域を付加してブロッキングの発生を防止する
ことができる。請求項４ないし８に記載の発明は、いず
れもｎ系統のパラレル形式の処理を実現する構成であっ
て、いずれの構成においても、入力データと同一のビッ
トレートでクロスコネクト動作を行うことができる。

【００３２】請求項９に記載の発明では、前記第１の手
段は入力するデータを交互に書き込み読み出す２つのメ
モリ面を有し、前記空間スイッチは第１の手段から出力
されるデータを交互に書き込み読み出す２つのメモリ面
を有し、前記第２の手段は空間スイッチから出力される
データを交互に書き込み読み出す２つのメモリ面を有す
ることで、回線設定及び回線切り替えを効率的に行うこ
とができる。

【００３３】請求項１０に記載の発明では、前記タイム
スロットインターチェンジは更に、第１の時間スイッチ
の前に設けられ、第１の時間スイッチに入力するデータ
を内部のタイミング信号に同期させる第１のタイミング
乗り換え手段と、第２の時間スイッチの後に設けられ、
第２の時間スイッチから出力するデータを外部のタイミ
ング信号に同期させる第２のタイミング乗り換え手段と
で、外部のタイミングとは異なるタイミングでクロスコ
ネクト動作を行うことができる。

【００３４】請求項１１に記載の発明では、パスチェッ
クビットをデータに付加する構成としたため、取り扱う
データフォーマットに対しフレキシブルに対応でき、確
実にパスチェックを行うことができる。請求項１２にあ
るように、パスチェックビットは、第１の時間スイッチ
に入力するデータの所定単位毎に付加することができ
る。

【００３５】請求項１３にあるように、チェックすべき
データを指定することができるので、効率的にパスチェ
ックを行うことができる。

【００３６】

【実施例】図１は、本発明の第１の実施例の原理を示す
図である。図１は、タイムスロットインターチェンジＴ
ＳＩの前段時間スイッチＦＴＳＷ、空間スイッチＳＳＷ
及び後段スイッチＲＴＳＷのデータ処理を示す図であ
る。図１（Ａ）において、入力データは前段時間スイッ
チＦＴＳＷにシーケンシャルに書き込まれ、入力データ
のデータ量の倍のデータ量がランダムに読み出される。
このランダムな読み出しは、スイッチ制御メモリＡＣＭ
に記憶されたアドレスに従い行われる。図１（Ａ）で
は、シーケンシャルに書き込まれた入力データＡ、Ｂ、
Ｃを、スイッチ制御メモリＡＣＭのアドレスに従い、
Ｃ、Ａ、ＢとＢ、Ａ、Ｃのように２系統をパラレルに読
み出す。この読み出し時に付加された入力データと同一
データ量のデータは、前述のブロッキングを回避するた
めのブランク領域として機能する。ブランク領域をシリ
アルに読み出す従来技術とは異なり、パラレルにデータ
を読み出すため、前段時間スイッチＦＴＳＷの出力デー
タのビットレートは、入力データのビットレートと同一
である。

【００３７】このようにして前段時間スイッチＦＴＳＷ
から読み出された、１チャネル当り２系統の入力データ
は、図１（Ｂ）に示すようにパラレルのまま空間スイッ
チＳＳＷに与えられる。図１（Ｂ）の例では、空間スイ
ッチＳＳＷは３チャネルを処理する。空間スイッチＳＳ
Ｗは、３チャネルの入力データのタイムスロットを、ス
イッチ制御メモリＡＣＭに記憶されているアドレスに従
って、チャネル間で入れ替える処理を行う。１チャネル
当り２系統のパラレルデータが入力されるため、ＡＣＭ
内のアドレスも１チャネル当り２系統設けられている。
例えば、チャネル＃１において、スイッチ制御メモリＡ
ＣＭのアドレスは３、３、３と１、２、１の２系統用意
されており、アドレス３、３、３に従って入力データ
Ｍ、Ｏ、Ｑが読み出され、これとパラレルにアドレス
１、２、１に従って入力データＢ、Ｊ、Ｆが読み出され
る。他のチャネルも同様に２系統がパラレルに処理され
る。

【００３８】このようにして、空間スイッチＳＳＷから
読み出された出力データは、入力データとして、図１
（Ｃ）に示すように後段時間スイッチＲＴＳＷに与えら
れる。この入力データは後段時間スイッチＲＴＳＷにシ
ーケンシャルに書き込まれ、スイッチ制御メモリＡＣＭ
に記憶されたアドレスに従いランダムに読み出される。
この読み出し動作においては、ブランク領域を取り除く
ため、後段時間スイッチＲＴＳＷに書き込まれたデータ
のうち半分を読み出す。ＲＴＳＷのスイッチ制御メモリ
ＡＣＭ内のアドレスは図の点線順に大きくなるアドレス
で、図１（Ｃ）の例では１、３、５なので、後段時間ス
イッチＲＴＳＷからはデータＢ、Ｃ、Ｂが読み出され
る。

【００３９】上記のデータ処理を書き直したものを、図
２に示す。図示するように、前段時間スイッチＦＴＳＷ
の読み出しは、１チャネル当り２系統のアドレスをパラ
レルにスイッチ制御メモリＡＣＭから読み出すことで行
わる。また、空間スイッチＳＳＷの選択は、スイッチ制
御メモリＡＣＭから１チャネル当り２系統の選択（ＳＥ
Ｌ）信号をパラレルに読み出すことで行われる。更に、
後段時間スイッチＲＴＳＷの書き込みは、１チャネル当
り２系統のアドレスをパラレルにスイッチ制御メモリＡ
ＣＭから読み出すことで行われる。このようにして、ブ
ランク領域を付加することで、入力データのデータ量の
倍のデータ量を処理しているにもかかわらず、各スイッ
チが処理するデータのビットレートは入力データのビッ
トレートと同一である。よって、従来技術の問題点の
（１）と（２）を解消することができる。

【００４０】また、図２に示すように、タイムスロット
インターチェンジＴＳＩ外部のタイミングと内部のタイ
ミングとを独立したものとし、前段時間スイッチＦＴＳ
Ｗの前段及び後段時間スイッチＲＴＳＷの後段で、外部
のタイミングとのインターフェース（タイミングの乗り
換え）を行っている。よって、タイムスロットインター
チェンジＴＳＩ内部は、その外部のタイミングを意識す
ることなく構成できるようになる。このようにして、従
来技術の問題点の（３）を解消することができる。

【００４１】なお、図２の例では、網かけで表されたチ
ャネルＡの入力データが異なるタイムスロット位置のチ
ャネルＢ及びＣにスイッチされている様子を示してい
る。図３は、本発明の第１の実施例によるタイムスロッ
トインターチェンジＴＳＩの構成を示すブロック図であ
る。図３に示す構成は、例えば図２１及び図２３に示す
ネットワーク内で用いられる。タイムスロットインター
チェンジＴＳＩは、図２９の構成と同様にｎチャネルを
有する。各チャネルは例えば、１９Ｍｂｐｓの８ビット
パラレル構成のデータ信号を処理する。各チャネルは２
つの前段時間スイッチＦＴＳＷ及び２つの後段時間スイ
ッチＲＴＳＷを有するとともに、共通に２つの空間スイ
ッチＳＳＷを有する。これらのスイッチのうち、一方を
網かけのブロックで示す。これらのスイッチを２重化構
成（メモリを２面有する）とすることにより、データ処
理を効率的に行える。各スイッチの動作は、図１や図２
を参照して説明した通りである。

【００４２】各スイッチにはスイッチ制御メモリＡＣＭ
及びコピー部（ＣＯＰＹ）が設けられている。従って、
スイッチ制御メモリＡＣＭ及びコピー部は、前段時間ス
イッチＦＴＳＷが２重化構成であることに対応して、２
重化構成である。前段時間スイッチＦＴＳＷと空間スイ
ッチＳＳＷに接続されているスイッチ制御メモリＡＣＭ
は、２重化構成に共通に設けられたＡＣＭアクセス選択
制御ユニットＡＳＬＣで制御され、後段時間スイッチＲ
ＴＳＷに接続されている単一のスイッチ制御メモリＡＣ
Ｍは、アクセス制御ユニットＡＣＵで制御される。この
アクセス制御ユニットＡＣＵは、ＡＣＭアクセス選択制
御ユニットＡＳＬＣも制御する。上記構成のタイムスロ
ットインターチェンジＴＳＩは、マイクロプロセッサユ
ニットＭＰＵで制御される。マイクロプロセッサユニッ
トＭＰＵは、アドレス制御分割ユニットＡＣＤと、チャ
ネル／カラムコンバータＣＣＣとを有する。前段時間ス
イッチＦＴＳＷと、後段時間スイッチＲＴＳＷと、空間
スイッチＳＳＷとは、タイムスロットインターチェンジ
ＴＳＩ内部のタイミングジェネレータＴＧで生成された
共通の内部タイミング信号で制御される。

【００４３】各チャネルの入力側（前段側）及び出力側
（後段側）には、タイミング乗り換え回路ＴＣＭが設け
られている。入力側に設けられた各タイミング乗り換え
回路ＴＣＭは、外部からデータ信号とタイミング信号と
を受け取り、受け取ったデータ信号を内部のタイミング
ジェネレータＴＧで生成したタイミング信号に同期する
信号に変換する。出力側に設けられた各タイミング乗り
換え回路ＴＣＭは、内部のタイミング信号に同期した外
部に出力すべきデータ信号を受けとり、外部のタイミン
グ信号に同期したデータ信号に変換して、外部に出力す
る。なお、このタイミング乗り換え回路ＴＣＭの詳細に
ついては、後述する。

【００４４】入力側のタイミング乗り換え回路ＴＣＭか
ら出力された入力データ信号はデマルチプレクサＤＭＵ
Ｘで分離され、それぞれ２重化された前段時間スイッチ
ＦＴＳＷに送出される。出力側のタイミング乗り換え回
路ＴＣＭへの出力データ信号は、２重化された後段時間
スイッチＲＴＳＷの出力データ信号を多重化して１つの
多重化された出力データ信号とされたものである。

【００４５】次に、図３に示すタイムスロットインター
チェンジＴＳＩの動作について、図４及び図５を参照し
て説明する。図４は、回線設定及び回線切り替えシーケ
ンスを示す図である。図５は図３に示すアクセス制御ユ
ニットＡＣＵの動作フローチャートである。まず、顧客
の設定する情報は、チャネル／カラムコンバータＣＣＣ
及びアドレス制御分割ユニットＡＣＤによってバイト毎
の接続情報に変換される。変換が終了すると、ＭＰＵか
らタイムスロットインターチェンジＴＳＩ内のアクセス
制御ユニットＡＣＵへ回線アクセス要求信号を出力する
（［１］）。アクセス制御ユニットＡＣＵでは、各スイ
ッチ制御メモリＡＣＭへのアクセスが可能かどうかを判
断し、アクセス許可（回線設定許可）信号をＭＰＵに返
送する（［２］）。ＡＣＭ面切り替え時間（複写時間）
外であれば、アクセス許可を与える。ＡＣＭ面切り替え
期間はアクセス許可を与えない。ＭＰＵはアクセス許可
信号を確認し、回線設定情報を出力する（［３］）。

【００４６】回線設定情報は、ＡＣＭアクセス選択制御
ユニットＡＳＬＣに入力され、ここで各スイッチ制御メ
モリＡＣＭにあった信号に変換される。例えば、入力デ
ータ信号を２つパラレルに処理するため、アドレスを半
分にするとともに、アクセスすべきスイッチ制御メモリ
ＡＣＭを選択する。選択されたスイッチ制御メモリＡＣ
Ｍに、変換された回線設定情報を出力して、書き込み動
作を開始する（［４］）。ステップ［３］の回線設定及
びステップ［４］の書き込みが終了すると、ＭＰＵはア
クセス要求解除信号を出力する（［５］）。アクセス制
御ユニットＡＣＵでは、アクセス要求解除信号を確認
し、各スイッチ制御メモリＡＣＭへの書き込みを終了す
るとともに（［６］）、ＭＰＵからのアクセス許可を解
除する（［７］）。その後に内部の切り替えタイミング
に合わせて、スイッチ制御メモリＡＣＭの回線設定書き
込み面及び前段時間スイッチＦＴＳＷ、後段時間スイッ
チＲＴＳＷ及び空間スイッチＳＳＷのデータ読み出し面
を交換し（［８］）、新しい回線設定に切り替える
（［９］）。この切り替えは例えば、図２７に示すフォ
ーマットの１ロー単位で行う。スイッチ制御メモリＡＣ
Ｍの回線設定書き込み面はＭＰＵと接続する前に、他方
のスイッチ制御メモリＡＣＭから新しい回線設定情報を
複写し、情報を更新する（［１０］）。複写が終了する
と（［１１］、アクセス制御ユニットＡＣＵは、ＭＰＵ
に回線設定読み出し（ＡＣＭからの読み出し）の許可を
通知する（［１２］）。

【００４７】図６は、図３に示す各前段時間スイッチＦ
ＴＳＷ及びその周辺回路の第１の構成を示すブロック図
である。前段時間スイッチＦＴＳＷは、データ検出・選
択部（ＤＴ／ＳＥＬ）１０、時間スイッチを構成する２
つのメモリ（ＴＳＷ）１１及び１２、データ検出・選択
（ＤＴ／ＳＥＬ）１３、セレクタ（ＳＥＬ）１４、プロ
グラムカウンタ（ＰＧ）１５、２つのスイッチ制御ユニ
ット（ＡＣＭ）選択部（ＡＣＭＳＥＬ）１６及び１９、
２つのスイッチ制御メモリ（ＡＣＭ）１７及び１８、及
びコピー部（ＣＯＰＹ）２０を有する。図３の前段時間
スイッチＦＴＳＷは、図６のメモリ１１及び１２並びに
データ検出・選択部１３に相当する。図３のスイッチ制
御メモリＡＣＭは、図６の１４〜１９の構成部品に相当
する。データ検出・選択部１０は、図３に示すデマルチ
プレクサＤＭＵＸに相当する。メモリ１１及び１２は１
つの書き込みポートと２つの読み出しポートとを有す
る。スイッチ制御メモリＡＣＭ１７、１８はそれぞれ、
２つの書き込みポートと２つの読み出しポートとを有す
る。

【００４８】図３に示すタイミング乗り換え回路ＴＣＭ
からの入力データ信号は、データ検出・選択部１０で１
ロー毎に、メモリ１１と１２に交互に書き込まれる。書
き込みはプログラムカウンタ１５が出力するアドレスに
従い、シーケンシャルに行われる（図１の（Ａ）参
照）。セレクタ１４は、１ロー毎に、プログラムカウン
タ１５をメモリ１１と１２とに交互に接続する。メモリ
１1と１２からのデータの読み出しは、１ロー毎に交互
に行われる。この際、前述のブロッキングの発生を回避
するために、入力データの２倍のデータ量がメモリ１１
と１２から交互に読み出される。この読み出されたデー
タのうち、半分はブランク領域である。読み出しアドレ
スは、ＡＣＭ選択部１６及びセレクタ１４を介して与え
られる。

【００４９】前述の回線設定情報はアクセス制御ユニッ
トＡＣＵに与えられ、ここからＡＣＭアクセス選択制御
ユニットＡＳＬＣに与えられる。ＡＳＬＣ内部の１／２
アドレス発生部２２は、回線設定情報中のアドレスを２
分割（ＡＣＵからの１つのアドレスから２つのアドレス
を発生する）し、面設定部２１は回線設定情報からスイ
ッチ制御メモリ１７と１８の書き込み面及び読み出し面
を設定する設定信号を、コピー部２０及びＡＣＭ選択部
１６及び１９に出力する。通常は、回線設定情報（アド
レス）は図示するＡＣＭデータとして、コピー部２０及
びＡＣＭ選択部１９を介して、いずれか一方のスイッチ
制御メモリ１７又は１８に書き込まれる。このとき、他
方のスイッチ制御メモリは読み出し動作を行う。前述し
たように、読み出し時のブロッキングの発生を回避する
目的でメモリ１１と１２とからそれぞれ２倍のデータ量
を読み出すために、各メモリ１７と１８からは、図１の
（Ａ）に示すような２つのアドレスが出力される。ＡＣ
Ｍ選択部１６は面設定部２１の制御の下に、いずれか一
方のスイッチ制御メモリ１７又は１８を選択し、選択し
た２つのアドレスをセレクタ１４及びコピー部２０に出
力する。セレクタ１４は、受け取った２つのアドレスを
交互にメモリ１１又は１２に出力する。このアドレスに
従い、２つのメモリから交互にブランク領域を含むデー
タ（入力データの倍のデータ量）がタイムスロットを入
れ替えた状態でランダムに読み出される（図１（Ａ）参
照）。データ検出・選択部１３は、１ロー毎にメモリ１
１と１２の一方を交互に選択し、選択したデータをＯＵ
Ｔ１及びＯＵＴ２として図３に示す時間スイッチＳＳＷ
に出力する。

【００５０】前述したコピー動作（ステップ［１０］、
［１１］）を行う場合には、ＡＣＭ選択部１６が選択し
たメモリ１７又は１８から読み出したアドレスを他方の
メモリに書き込むために、コピー部２０はＡＣＭ選択部
１６を選択する。これにより、上記読み出されたアドレ
スがＡＣＭ選択部１９を介して他方のメモリ１７又は１
８に書き込まれる。

【００５１】図７は、図３に示す各前段時間スイッチＦ
ＴＳＷ及びその周辺回路の第２の構成を示すブロック図
である。図６の構成では、メモリ１１、１２、１７及び
１８を、書き込み１ポート、読み出し２ポートのメモリ
で構成してあるが、図７に示す構成では、各メモリを書
き込み１ポート、読み出し１ポートのメモリで構成して
いる。具体的には、図６に示すメモリ１１は図７に示す
メモリ１１Ａ及び１１Ｂに対応し、メモリ１２はメモリ
１２Ａ及び１２Ｂに対応する。また、図６に示すメモリ
１７は図７に示すメモリ１７Ａ及び１７Ｂに対応し、メ
モリ１８はメモリ１８Ａ及び１８Ｂに対応する。このよ
うに、図７では通常の１ポート書き込み／１ポート読み
出しのメモリを用いているため、その周辺回路も２分割
されている。具体的には、図６に示すデータ検出・選択
部１０は、データ検出・選択部１０Ａ及び１０Ｂに対応
し、データ検出・選択部１３はデータ検出・選択部１３
Ａ及び１３Ｂに対応する。以下、同様に、図６に示す構
成要素１４、１６、１９、２０はそれぞれ１４Ａ、１４
Ｂ、１６Ａ、１６Ｂ、１９Ａ、１９Ｂ、２０Ａ及び２０
Ｂに対応する。

【００５２】また、１ポート書き込み／１ポート読み出
しのメモリを用いていることに起因して、シリアル／パ
ラレル変換器（Ｓ／Ｐ）２４、セレクタ２５及びＡＳＬ
Ｃ内にＡＣＭ設定面選択部２３が設けられている。入力
データ信号は、シリアル／パラレル変換器（Ｓ／Ｐ）２
４でパラレルに変換され、それぞれデータ検出・選択部
１０Ａ及び１０Ｂに与えられる。ＡＣＭ設定面選択部２
３は、回線設定情報から、２系統中いずれのスイッチ選
択メモリ１７Ａと１７Ｂ、又は１８Ａと１８Ｂとを選択
すべきかを決定し、セレクタ２５を制御する。

【００５３】なお、図７に示すその他の構成及び動作
は、図６に示す構成及び動作と同様なので、その説明は
省略する。図８は、図３に示す各後段時間スイッチＲＴ
ＳＷ及びその周辺回路の第１の構成を示すブロック図で
ある。後段時間スイッチＲＴＳＷは、データ検出・選択
部（ＤＴ／ＳＥＬ）３０、時間スイッチを構成する２つ
のメモリ（ＴＳＷ）３１び３２、データ検出・選択部
（ＤＴ／ＳＥＬ）３３、セレクタ（ＳＥＬ）３４、プロ
グラムカウンタ（ＰＧ）３５、２つのスイッチ制御ユニ
ット（ＡＣＭ）選択部（ＡＣＭＳＥＬ）３６及び３９、
２つのスイッチ制御メモリ（ＡＣＭ）３７及び３８、及
びコピー部（ＣＯＰＹ）４０を有する。図３の後段時間
スイッチＲＴＳＷは、図８のメモリ３１及び３２並びに
データ検出・選択部３３に相当する。図３のスイッチ制
御メモリＡＣＭは、図８の３４〜３９の構成部品に相当
する。図３に示すマルチプレクＭＵＸは、図８に示すサ
データ検出・選択部３３に相当する。メモリ３１及び３
２は２つの書き込みポートと１つの読み出しポートとを
有する。スイッチ制御メモリＡＣＭ３７、３８はそれぞ
れ、１つの書き込みポートと１つの読み出しポートとを
有する。

【００５４】図３に示す空間スイッチＳＳＷからの２つ
のパラレルなデータ信号ＩＮ１及びＩＮ２は、データ検
出・選択部３０で１ロー毎に、メモリ３１と３２に交互
に書き込まれる。書き込みはプログラムカウンタ３５が
出力するアドレスに従い、シーケンシャルに行われる
（図１の（Ｃ）参照）。セレクタ３４は、１ロー毎に、
プログラムカウンタ３５をメモリ３１と３２とに交互に
接続する。メモリ１1と１２からのデータの読み出し
は、１ロー毎に交互に行われる。この際、前述のブロッ
キングの発生を回避するために挿入されたブランク領域
を除去するために、入力データと同一のデータ量がメモ
リ３１と３２から交互に読み出される。ランダムな読み
出しアドレスは、ＡＣＭ選択部３６及びセレクタ３４を
介して与えられる。

【００５５】前述の回線設定情報はアクセス制御ユニッ
トＡＣＵに与えられ、ここからＡＣＭアクセス選択制御
ユニットＡＳＬＣに与えられる。ＡＳＬＣ内部のアドレ
ス発生部２２は、回線設定情報中のアドレスからスイッ
チ制御メモリ３７及び３８に与えるアドレスを生成す
る。面設定部４１は回線設定情報からスイッチ制御メモ
リ３７と３８の書き込み面及び読み出し面を設定する設
定信号を、コピー部４０及びＡＣＭ選択部３６及び３９
に出力する。通常は、回線設定情報（アドレス）はＡＣ
Ｍデータとして、コピー部４０及びＡＣＭ選択部３９９
を介して、いずれか一方のスイッチ制御メモリ３７又は
３８に書き込まれる。このとき、他方のスイッチ制御メ
モリは読み出し動作を行う。ＡＣＭ選択部３６は面設定
部４１の制御の下に、いずれか一方のスイッチ制御メモ
リ３７又は３８を選択し、選択した２つのアドレスをセ
レクタ３４及びコピー部４０に出力する。セレクタ３４
は、受け取った２つのアドレスを交互にメモリ３１又は
３２に出力する。このアドレスに従い、２つのメモリか
ら交互にブランク領域を除去したデータ（入力データと
同一のデータ量）がタイムスロットを入れ替えた状態で
ランダムに読み出される（図１（Ｃ）参照）。データ検
出・選択部４３は、１ロー毎にメモリ３１と３２の一方
を交互に選択し、選択したデータをＯＵＴ１として出力
する。

【００５６】前述したコピー動作（ステップ［１０］、
［１１］）を行う場合には、ＡＣＭ選択部３６が選択し
たメモリ３７又は３８から読み出したアドレスを他方の
メモリに書き込むために、コピー部４０はＡＣＭ選択部
３６を選択する。これにより、上記読み出されたアドレ
スがＡＣＭ選択部３９を介して他方のメモリ３７又は３
８に書き込まれる。

【００５７】図９は、図３に示す各後段時間スイッチＦ
ＴＳＷ及びその周辺回路の第２の構成を示すブロック図
である。図８の構成では、メモリ３１及び３２を、書き
込み１ポート、読み出し２ポートのメモリで構成してあ
るが、図９に示す構成では、各メモリを書き込み１ポー
ト、読み出し１ポートのメモリで構成している。具体的
には、図８に示すメモリ３１は図７に示すメモリ３１Ａ
及び３１Ｂに対応し、メモリ３２はメモリ３２Ａ及び３
２Ｂに対応する。これに対応して、図８に示す構成に加
え、セレクタ４３及び読み出しアドレス制御部４４が設
けられている。読み出しアドレス制御部４４は、ＡＣＭ
選択部３６が出力する読み出しアドレスから、データ検
出・選択部３３Ａ又は３３Ｂのいずれを選択すべきかの
信号を、例えばアドレスの最下位ビットＬＳＢから作成
する。例えば、図１の（Ｃ）において、アドレスが１、
３、５の場合は、読み出しアドレス制御部４４は、デー
タ検出・選択部３３Ａを選択するようにセレクタ４３を
制御する（例えば、ＬＳＢ＝０）。また、ＡＣＭ選択部
３６が出力する読み出しアドレスはそのまま、セレクタ
３４を介してメモリ３１Ａ、３１Ｂ、３２Ａ、３２Ｂに
与えられる。なお、メモリ３１Ａと３１Ｂはいずれか一
方が書き込み動作中のときは、他方は読み出し動作中で
ある。同様に、メモリ３２Ａと３２Ｂはいずれか一方が
書き込み動作中のときは、他方は読み出し動作中であ
る。その他の構成及び動作は、図８に示す構成及び動作
と同様なので、その説明を省略する。

【００５８】図１０は、図３に示す各空間スイッチＳＳ
Ｗ及びその周辺回路の第１の構成を示すブロック図であ
る。図１０に示す構成は、２つの空間スイッチを構成す
るメモリ（ＳＳＷ＃１、ＳＳＷ＃２）５１及び５２、２
つのスイッチ制御選択部５３及び５６、２つのスイッチ
制御メモリ５４及び５５、及びコピー部５７を有する。
図３に示す２つの空間スイッチＳＳＷの各々は、図１０
のメモリ５１及び５２に相当する。図３のスイッチ制御
メモリＡＣＭは、図１０の５３〜５６の構成部品に相当
する。メモリ５１及び５２は１つの書き込みポートと２
つの読み出しポートとを有する。スイッチ制御メモリＡ
ＣＭ３７、３８はそれぞれ、２つの書き込みポートと２
つの読み出しポートとを有する。

【００５９】メモリ５１は、ｎ個のチャネルごとに出力
される２つのデータ信号のうち、データＯＵＴ１（図６
又は図７参照）を入力し、メモリ５２は、ｎ個のチャネ
ルごとに出力されるデータＯＵＴ２を入力する。前述の
回線設定情報はアクセス制御ユニットＡＣＵに与えら
れ、ここからＡＣＭアクセス選択制御ユニットＡＳＬＣ
に与えられる。ＡＳＬＣ内部の１／２アドレス発生部５
９は、回線設定情報中のアドレスを２分割（ＡＣＵから
の１つのアドレスから２つのアドレスを発生する）し、
面設定部５８は回線設定情報からスイッチ制御メモリ５
５と５６の書き込み面及び読み出し面を設定する設定信
号を、コピー部５７及びＡＣＭ選択部５３及び５６に出
力する。通常は、回線設定情報（アドレス）はＡＣＭデ
ータとして、コピー部５７及びＡＣＭ選択部５６を介し
て、いずれか一方のスイッチ制御メモリ５４又は５５に
書き込まれる。このとき、他方のスイッチ制御メモリは
読み出し動作を行う。前述したように、読み出し時のブ
ロッキングの発生を回避する目的で入力データの２倍の
データ量を扱うために、各メモリ５４と５５からは、図
１の（Ｂ）に示すような２つのアドレスが出力される。
ＡＣＭ選択部５３は面設定部５８の制御の下に、いずれ
か一方のスイッチ制御メモリ５４又は５５を選択し、選
択した２つのアドレスを各々メモリ５１及び５２並びに
コピー部５７に出力する。上記アドレスに従い、２つの
メモリからブランク領域を含むデータ（入力データの倍
のデータ量）が空間的にタイムスロットを入れ替えた状
態でランダムに読み出される（図１（Ｂ）参照）。この
ようにして各メモリ５１及び５２から読み出されたｎ個
のデータはそれぞれ、後段時間スイッチＲＴＳＷに出力
される。

【００６０】前述したコピー動作を行う場合には、ＡＣ
Ｍ選択部５３が選択したメモリ５４又は５５から読み出
したアドレスを他方のメモリに書き込むために、コピー
部５７はＡＣＭ選択部５６を選択し、ここを介して他方
のメモリ５４又は５５に上記アドレスを書き込む。図１
１は、図３に示す各空間スイッチＳＳＷ及びその周辺回
路の第２の構成を示すブロック図である。図１０の構成
では、メモリ５４及び５５を、書き込み１ポート、読み
出し２ポートのメモリで構成してあるが、図１１に示す
構成では、各メモリを書き込み１ポート、読み出し１ポ
ートのメモリで構成している。具体的には、図１０に示
すメモリ５４は図１１に示すメモリ５４Ａ及び５４Ｂに
対応し、メモリ５５はメモリ５５Ａ及び５５Ｂに対応す
る。これに対応して、図１０に示す構成に加え、セレク
タ６０が設けられている。また、これに対応してＡＳＬ
Ｃ内にＡＣＭ設定面選択部６１が設けられている。この
ＡＣＭ設定面選択部６１は、回線設定情報から、２系統
中いずれのスイッチ選択メモリ５４Ａと５４Ｂ、又は５
５Ａと５５Ｂとを選択すべきかを決定し、セレクタ６０
を制御する。その他の動作は図１０の構成と同様なの
で、その説明を省略する。

【００６１】以上、図３に示すタイミング乗り換え回路
の構成及び動作を除いて、本発明の第１の実施例を詳述
した。第１の実施例によれば、入力データと同一のデー
タ量のブランク領域を付加しているにもかかわらず、各
スイッチの動作は入力データと同一のビットレートで良
い。従って、前述の従来技術の問題点（１）を解消でき
る。また、前述の従来技術の問題点（２）も解決でき
る。これを、図１２を参照して説明する。

【００６２】図１２は、前述の図３０に対応する図で、
本発明の第１の実施例で行われているように、データを
パラレルに転送する場合を示している。ＬＳＩ１とＬＳ
Ｉ２（例えば、前段時間スイッチＦＴＳＷと空間スイッ
チＳＳＷ）は、図３０で示したクロック信号の半分のビ
ットレートである（［１］）。伝送されるデータ量は図
１２の場合でも、図３０の場合でも同一である。今、ク
ロック伝送において、図３０と同一の遅延が発生しても
（［２］）、図１２の［３］及び［４］に示すように、
データの遅延はクロック信号の１周期以内で収まる。依
って、ビット単位のデータの同期を維持することができ
るので、従来技術の問題点（２）を解消できる。

【００６３】次に、図３に示すタイミング乗り換え回路
ＴＣＭについて、図１３を参照して説明する。図１３
は、本発明の第１の実施例によるタイムスロットインタ
ーチェンジＴＳＩの構成を示す図であって、前段側及び
後段側のタイミング乗り換え回路ＴＣＭの詳細構成を示
す図である。図１３では、５チャネル分の構成（図１３
では、便宜上チャネルＡ〜Ｅとして示す）を示す。図１
３に示すＴＳＴ（時間／空間／時間）は、図３のデマル
チプレクサＤＭＵＸからマルチプレクサＭＵＸまでの構
成を示す。

【００６４】図１３に示すように、前段側及び後段側の
タイミング乗り換え回路ＴＣＭは同一構成である。前段
側のタイミング乗り換え回路ＴＣＭは、エラスティック
（ＥＳ）メモリ７１、タイミング調整部７５及びタイミ
ング監視部７６を有する。エラスティックメモリ７１
は、メモリ７２と、メモリ７２の書き込みアドレスを発
生する書き込みアドレスプログラムカウンタ７３、及び
読み出しアドレスを発生する読み出しアドレスプログラ
ムカウンタ７４を有する。同様に、後段側のタイミング
乗り換え回路ＴＣＭは、エラスティック（ＥＳ）メモリ
８１、タイミング調整部８５及びタイミング監視部８６
を有する。エラスティックメモリ８１は、メモリ８２
と、メモリ８２の書き込みアドレスを発生する書き込み
アドレスプログラムカウンタ８３、及び読み出しアドレ
スを発生する読み出しアドレスプログラムカウンタ８４
を有する。

【００６５】チャネルＡの前段タイミング乗り換え回路
ＴＣＭは、外部からタイミング信号Ａ１と入力データＡ
２とを受け取る。タイミング監視部７６は入力したタイ
ミング信号Ａ１と、図３に示すタイミングジェネレータ
ＴＧが発生するＴＳＴ内内部タイミング信号Ｎ３との位
相差を検出し、位相差に応じたタイミング調整信号をタ
イミング調整部７５に出力する。タイミング調整部７５
は、受け取った位相差に応じて読み出しアドレスプログ
ラムカウンタ７４を制御する。例えば、入力タイミング
信号Ａ１が１０ビット進んでいる場合には、タイミング
調整部７５は読み出しアドレスプログラムカウンタ７４
の動作を調整して、１０ビット分遅れたタイミングでメ
モリ７２からデータを読み出すようにする。入力データ
Ａ２は、入力タイミング信号Ａ１に同期して動作する書
き込みアドレスプログラムカウンタ７３が出力する書き
込みアドレスに従いメモリ７２に書き込まれ、タイミン
グ調整された内部タイミング信号Ｎ３に同期して動作す
る読み出しアドレスプログラムカウンタ７４が出力する
読み出しアドレスに従いメモリ７２から読み出す。チャ
ネルＡの後段タイミング乗り換え回路ＴＣＭは、ＴＳＴ
からデータＡ４と外部から（次段の装置）から入力タイ
ミング信号Ａ５を受け取る。タイミング監視部８６は入
力したタイミング信号Ａ５と、図３に示すタイミングジ
ェネレータＴＧが発生するＴＳＴ内内部タイミング信号
Ｎ３との位相差を検出し、位相差に応じたタイミング調
整信号をタイミング調整部８５に出力する。タイミング
調整部７５は、受け取った位相差に応じて読み出しアド
レスプログラムカウンタ８４を制御する。例えば、入力
タイミング信号Ａ５が１０ビット進んでいる場合には、
タイミング調整部８５は読み出しアドレスプログラムカ
ウンタ８４の動作を１０ビット分早める。データＡ４
は、入力タイミング信号Ａ５に同期して動作する書き込
みアドレスプログラムカウンタ８３が出力する書き込み
アドレスに従いメモリ８２に書き込まれ、タイミング調
整された内部タイミング信号Ｎ３に同期して動作する読
み出しアドレスプログラムカウンタ８４が出力する読み
出しアドレスに従いメモリ７２から読み出す。読み出さ
れたデータをＡ６として示す。

【００６６】他のチャネルのタイミング乗り換え回路Ｔ
ＣＭも同様に動作する。各チャネルでは、内部タイミン
グ信号Ｎ３に同期してメモリ７２からのデータの読み出
し、及びメモリ８２へのデータの書き込みが行われるの
で、すべてのチャネルが内部タイミング信号Ｎ３に同期
して動作する。この様子を図１４に示す。図１４に示す
タイミング乗り換え回路の動作を示すタイミング図であ
る。図１４において、入力データＡ２、Ｂ２及びＥ２が
それぞれ、外部からのタイミング信号Ａ１、Ｂ１及びＥ
１に同期して前段側のタイミング乗り換え回路ＴＣＭに
入力される。チャネルＡ、Ｂ及びＥのタイミング監視部
は各々の位相差を検出して、前述した動作で読み出しア
ドレスの発生タイミングを調整する。この結果、入力デ
ータＡ２、Ｂ２及びＥ２はそれぞれ内部タイミング信号
Ｎ３に同期したデータＡ４、Ｂ４及びＥ４とされる。こ
れらのデータは、後段側のタイミング乗り換え回路ＴＣ
Ｍに出力される。各チャネルのタイミング監視部は外部
からのタイミング信号Ａ５、Ｂ５及びＥ５と内部タイミ
ング信号との位相差を検出し、位相差に応じた読み出し
タイミングに調整してメモリからデータを読み出す。読
み出されたデータＡ６、Ｂ６及びＥ６は外部からのタイ
ミング信号Ａ５、Ｂ５及びＥ５に同期している。

【００６７】このように、外部のタイミング信号とは異
なる内部タイミング信号Ｎ３でＴＳＴは動作できるの
で、タイムスロットインターチェンジＴＳＩの動作タイ
ミングを外部タイミング信号を考慮して設計する必要は
ない。この結果、既存の又はすでに設計してあるネット
ワークに本発明のタイムスロットインターチェンジを容
易に組み込むことが可能になる。よって、前述の従来技
術の問題点（３）は解消できる。

【００６８】次に、本発明の第２の実施例を説明する。
前述した第１の実施例において、入力データが回線設定
情報で指定される通りにクロスコネクトされたかどうか
をチェック（パスチェックと呼ぶ）する必要がある。第
２の実施例では、このパスチェックを簡単に行うことを
特徴とする。従来から、パスチェック機能は用いられて
いる。通常、図２７に示すフォーマット中のオーバヘッ
ド領域ＯＨＢ中の空きビットを用いている。しかしなが
ら、この方法では、別のフォーマットでデータを伝送す
るシステムには、そのままの形で適用できない。換言す
れば、異なるフォーマット毎に、それぞれ独自のパスチ
ェック機能を設計しなければならず、汎用性がない。ま
た、空きビットが他の要求で必要とされる場合には、オ
ーバヘッド領域ＯＨＢを用いたパスチェック機能は実現
できなくなる。

【００６９】本発明の第２の実施例では、上記の点を考
慮し、汎用性のある簡単なパスチェック機能を用いてい
る。図１５は、本発明の第２の実施例によるパスチェッ
クビットの割り付けを示す図である。まず、図２７と同
様に、１フレームを２７０バイト（カラム）×９カラム
構成とし、４フレームで１マルチフレーム（５００μｓ
相当）を構成する。第１の実施例によれば、２フレーム
当り１フレーム分のブランク領域を含むことになる。そ
して、カラム単位（８ビット単位）に１ビットのチェッ
クビット領域を付加する。このチェックビット領域を、
２フレーム（２５０μｓ）単位（９ロー×２）にすべて
のカラム（２７０カラム）に付加する。すなわち、２フ
レームごとに１カラム当り１８ビット分のチェックビッ
ト付加領域を設定する。今、１フレームは２７０カラム
を有しているので、２７０のタイムスロットの選択をチ
ェックするために９ビット必要となる。また、タイムス
ロットインターチェンジＴＳＩが６チャネルを処理する
ものとすれば、チャネルの選択をチェックするために３
ビット必要となる。よって、上記の場合、２フレームご
とに１カラム当り１８ビット分のチェックビット付加領
域中、合計１２ビットをパスチェックビットとして用
い、残りの６ビットをダミーデータ（ゼロ）として用い
る。上記パスチェックビット１２ビットはフレーム１の
最下位ビットＬＳＢから順番に設定する。

【００７０】タイムスロット選択チェック用の９ビット
は、図１５に示すようにカラム１から２７０まで、予め
決めた固定値を設定する。例えばフレーム１の１番目の
ローのカラム１から順番に、チェックビットを１、０、
１、０．．．のように挿入する。チャネル選択チェック
用の３ビットは、図１５に示すように、フレーム２の上
から３つのローごとに、チャネル番号に応じた値を有す
る。例えば、フレーム２の１番目のローのカラム１のデ
ータをチャネル３にクロスコネクトする場合には、チャ
ネル選択チェック用ビット”１”が対応するチェックビ
ット付加領域に設定される。

【００７１】上記設定処理を前段時間スイッチＦＴＳＷ
側で行い、後段時間スイッチＲＴＳＷ側でチェックビッ
トを検出して、期待値と比較する。図１６は、第２の実
施例の動作を示す図である。図中、１〜３の数字とＡ〜
Ｄのアルファベットで伝送すべきデータ（情報）を示
し、網かけ部はパスチェックビットを示す。なお、図１
６では、説明を簡単にするため、第１の実施例でおこな
うパラレル処理ではなく通常の処理でパスチェックビッ
トを付加する動作を示すが、パラレル処理でも同様に行
えることは明らかである。前段時間スイッチＦＴＳＷ
は、ＭＰＵからの回線設定情報に従い、時間的にタイム
スロットを交換する。各タイムスロットは図１５の１カ
ラムに相当し、各タイムスロットに１ビットのパスチェ
ックビットが付加されている。タイムスロットの交換
は、パスチェックビットとともに行われる。空間スイッ
チＳＳＷは、ＭＰＵからの回線設定情報に従い、受け取
ったタイムスロットをパスチェックビットと共に空間的
に交換する。後段時間スイッチＲＴＳＷは、回線設定情
報に従い、受け取ったタイムスロットをパスチェックビ
ットと共に時間的に交換する。そして、ＭＰＵは、各タ
イムスロットまたは任意に選択したタイムスロット中の
パスチェックビットを期待値と比較する。ＭＰＵは、回
線設定情報からチャネル及びタイムスロット位置を特定
すれば、ここに到着すべきタイムスロットは何であるか
がわかり、従って前段時間スイッチＦＴＳＷで付加した
パスチェックビットは何であるかを、予め知ることがで
きる（期待値）。比較結果が一致すれば、正しくクロス
コネクトされてデータは交換されていることが判る。比
較結果が不一致の場合には、本来到着すべきデータが到
着していないことになり、何等かの異常が発生している
ことがわかる。

【００７２】図１７は、本発明の第２の実施例によるタ
イムスロットインターチェンジＴＳＩの概略構成を示す
ブロック図である。図示するように、前段時間スイッチ
ＦＴＳＷに対しパスチェックビット挿入部９１が設けら
れ、後段時間スイッチＲＴＳＷに対しパスチェックビッ
ト検出部９２が設けられている。パスチェックビット検
出部９２は、上記パスチェックビットの検出及び比較動
作を行う。前段及び後段時間スイッチＦＴＳＷ及びＲＴ
ＳＷ並びにパスチェックビット挿入部及び検出部９１及
び９２を囲むブロックは１チャネル分に相当する。ＩＮ
ＦはＭＰＵとタイムスロットインターチェンジＴＳＩの
インターフェースで、図３のアクセス制御ユニットＡＣ
Ｕ及びＡＣＭアクセス選択制御ユニットＡＳＬＣ等に相
当する。

【００７３】図１８は、図１７に示す構成の詳細を示す
ブロック図である。パスチェックビット挿入部９１はパ
スチェックビット発生器９３を有する。図１９に示すよ
うに、パスチェックビット発生器９３は、ＭＰＵからイ
ンターフェースＩＮＦを介して、チャネルを指定するチ
ャネル指定ビット１〜３と、内部タイミング信号と、マ
ルチフレームタイミング信号とを受け取る。パスチェッ
クビット発生器９３は、図１５に示す２つのテーブルを
記憶し、上記チャネル指定ビット１〜３と、内部タイミ
ング信号と、マルチフレームタイミング信号をアドレス
信号として、９ビットパラレルのタイムスロット選択チ
ェックビットと、３ビットパラレルのチャネル選択チェ
ックビットとをセレクタ（ＳＥＬ）９７に出力する。ま
た、図示しないが、前述のダミービット（”０”）を出
力する。セレクタ９７は、マルチフレームタイミング信
号及び内部タイミング信号に基づき、タイムスロット選
択チェックビット、チャネル選択ビット及びダミービッ
トを選択し、入力データに付加する。なお、図１９のセ
レクタ９７は、図１８のブロック図に対応させると、前
段時間スイッチＦＴＳＷのブロック内に位置する。な
お、図１９で、データ入力は、図３に示すタイミング乗
り換え回路ＴＣＭの出力信号に相当する。

【００７４】図１８において、パスチェックビット検出
部９２は、データラッチ９４、チェックビット抽出部９
５及び比較検出部９６を有する。データラッチ９４は、
ＭＰＵからインターフェースを介して、チェックすべき
カラムを指定するカラム指定信号と、チェックすべきチ
ャネルを指定するチャネル指定信号と、回線設定情報か
ら求めた期待値とを受け取り、内部にラッチする。カラ
ム指定信号を受け取ったチェックビット抽出部９５は、
後段時間スイッチＲＴＳＷの処理後のデータから指定さ
れたカラムのチェックビットデータ（１２ビット）を読
み出し、比較検出部９６に出力する。比較検出部９６
は、データラッチ９４から期待値を受け取り、読み出し
たチェックビットデータと比較する。一致しない場合に
は、エラーを示すパスチェック結果を出力する。なお、
ＭＰＵから受け取ったカラム指定信号がカラム０を指定
している場合には、比較検出部９６にインヒビット・リ
セット制御信号を出力し、比較検出部９６を初期状態
（回線切り替え要求受け付け可能状態）にリセットす
る。カラムを指定することで、すべてのカラムをチェッ
クする必要はなく、データラッチ９４の記憶容量を大き
くすることなく、パスチェックを効率的に行える。

【００７５】図２０は、図１８に示すパスチェックビッ
ト検出部９２の構成の詳細を示すブロック図である。デ
ータラッチ９４は、図示するように接続されたフリップ
フロップＦＦ１〜ＦＦ１１を有する。フリップフロップ
ＦＦ１〜ＦＦ３及びＦＦ７はＭＰＵデータを受け取る。
具体的には、ＦＦ１とＦＦ２はカラム指定信号を受け取
り、ＦＦ３はタイムスロット選択チェックビットの期待
値を受け取り、ＦＦ７はチャネル選択チェックビットの
期待値を受け取る。フリップフロップＦＦ１〜ＦＦ７
は、ＭＰＵからのアドレス信号ＡＤ１〜ＡＤ４に同期し
てＭＰＵデータのうちの必要なデータのみをラッチす
る。また、フリップフロップＦＦ８〜ＦＦ１１は、２フ
レーム毎のタイミングを指示する２フレームタイミング
信号に同期して動作する。従って、ＦＦ８とＦＦ９は、
２フレーム毎に９ビットのカラム指定信号をチェックビ
ット抽出部９５に出力し、フリップフロップＦＦ１０と
ＦＦ１１は２フレーム毎に１２ビットのパスチェックビ
ット期待値を比較検出部９６に出力する。

【００７６】チェックビット抽出部９５は、アンドゲー
ト（ＡＮＤ）９５ＡとＤ形フリップフロップ９５Ｂとを
有する。アンドゲート９５Ａは後段時間スイッチＲＴＳ
Ｗから読み出されたデータのカラムを示す信号とカラム
指定信号とを比較し、両者が一致した場合のみフリップ
フロップ９５Ｂをイネーブルにする。この状態になる
と、フリップフロップ９５Ｂは内部タイミング信号に同
期して、ＲＴＳＷから読み出されたパスチェックビット
（１２ビット）をラッチし、比較検出部９６に出力す
る。

【００７７】比較検出部９６は、比較器９６Ａとアラー
ム監視カウンタ９６Ｂとを有する。アラーム監視カウン
タ９６ＢはＭＰＵアドレスＡＤ４に同期して、カラム毎
にカウント動作を行う。比較器９６Ａは、検出したパス
チェックビット（１２ビット）と１２ビットの期待値と
を比較する。両者が一致しない場合のみ、比較器９６Ａ
はアラーム監視カウンタ９６Ｂに信号を出力する。これ
を受けて、アラーム監視カウンタ９６Ｂはこの時のカウ
ント値を出力する。すなわち、エラーが存在するカラム
の番号が出力される。

【００７８】データラッチ９４に設けられたリセット検
出部９８は、フリップフロップＦＦ４、ＦＦ５が出力す
るカラム番号がゼロを示している場合のみ、後続のＲＳ
フリップフロップ９８Ａ及び比較器９６Ａに信号を出力
する。そして、ＲＳフリップフロップ９８Ａはアラーム
監視カウンタ９６Ｂに信号を送り、これをリセットす
る。また、比較器９６Ａはアラーム監視カウンタ９６Ｂ
に信号を出力できない状態に設定される。データラッチ
９４に設けられ設けられたインヒビット検出部９７は、
フリップフロップＦＦ６、ＦＦ７が出力する期待値がす
べてゼロの場合に、比較結果を無効とする。

【００７９】なお、上記第１の実施例では入力データの
倍のデータ量を２系統パラレルに読み出す構成であった
が、原理的にはｎ倍のデータ量をｎ系統パラレルに読み
出す構成であっても良い。

【００８０】

【発明の効果】以上説明したように、本発明によれば、
以下の効果が得られる。請求項１に記載の発明では、従
来シリアルにブランク領域を付加していた構成に代え
て、ブランク領域を含むデータをｎ系統（ｎは整数：例
えばｎ＝２）のパラレル形式で処理するため、データ処
理のビットレートを増大させる必要がない。従って、請
求項２にあるように、ｎ系統のパラレル形式で出力され
るデータのビットレートを第１の時間スイッチに入力す
るデータのビットレートと同一にすることが可能にな
る。この結果、低電力消費で確実にクロスコネクト動作
を行うことが可能になる。

【００８１】請求項３に記載の発明では、前記ｎ系統の
パラレル形式で出力されるデータのデータ量は、第１の
時間スイッチに入力するデータのデータ量のｎ倍とし、
ブランク領域を付加してブロッキングの発生を防止する
ことができる。請求項４ないし８に記載の発明は、いず
れもｎ系統のパラレル形式の処理を実現する構成であっ
て、いずれの構成においても、入力データと同一のビッ
トレートでクロスコネクト動作を行うことができる。

【００８２】請求項９に記載の発明では、前記第１の手
段は入力するデータを交互に書き込み読み出す２つのメ
モリ面を有し、前記空間スイッチは第１の手段から出力
されるデータを交互に書き込み読み出す２つのメモリ面
を有し、前記第２の手段は空間スイッチから出力される
データを交互に書き込み読み出す２つのメモリ面を有す
ることで、回線設定及び回線切り替えを効率的に行うこ
とができる。

【００８３】請求項１０に記載の発明では、前記タイム
スロットインターチェンジは更に、第１の時間スイッチ
の前に設けられ、第１の時間スイッチに入力するデータ
を内部のタイミング信号に同期させる第１のタイミング
乗り換え手段と、第２の時間スイッチの後に設けられ、
第２の時間スイッチから出力するデータを外部のタイミ
ング信号に同期させる第２のタイミング乗り換え手段と
で、外部のタイミングとは異なるタイミングでクロスコ
ネクト動作を行うことができる。

【００８４】請求項１１に記載の発明では、パスチェッ
クビットをデータに付加する構成としたため、取り扱う
データフォーマットに対しフレキシブルに対応でき、確
実にパスチェックを行うことができる。請求項１２にあ
るように、パスチェックビットは、第１の時間スイッチ
に入力するデータの所定単位毎に付加することができ
る。

【００８５】請求項１３にあるように、チェックすべき
データを指定することができるので、効率的にパスチェ
ックを行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の原理を示すブロック図
である。

【図２】本発明の第１の実施例によるデータの流れを示
すブロック図である。

【図３】本発明の第１の実施例によるタイムスロットイ
ンターチェンジの構成を示すブロック図である。

【図４】図３に示すタイムスロットインターチェンジの
動作を示すシーケンス図である。

【図５】図３に示すアクセス制御ユニットの制御を示す
フローチャートである。

【図６】図３に示す前段時間スイッチの第１の構成を示
すブロック図である。

【図７】図３に示す前段時間スイッチの第２の構成を示
すブロック図である。

【図８】図３に示す後段時間スイッチの第１の構成を示
すブロック図である。

【図９】図３に示す後段時間スイッチの第２の構成を示
すブロック図である。

【図１０】図３に示す空間スイッチの第１の構成を示す
ブロック図である。

【図１１】図３に示す空間スイッチの第２の構成を示す
ブロック図である。

【図１２】本発明の第１の実施例の効果を説明するため
の図である。

【図１３】図３に示すタイミング乗り換え回路の構成を
示すブロック図である。

【図１４】図１３に示すタイミング乗り換え回路の動作
を示すタイミング図である。

【図１５】本発明の第２の実施例によるパスチェックビ
ットの割り付けを説明するための図である。

【図１６】本発明の第２の実施例の動作を示す図であ
る。

【図１７】本発明の第２の実施例のタイムスロットイン
ターチェンジの構成を示すブロック図である。

【図１８】図１７に示すタイムスロットインターチェン
ジの構成の詳細を示すブロック図である。

【図１９】図１８に示すパスチェックビット挿入部の構
成を示すブロック図である。

【図２０】図１８に示すパスチェックビット検出部の構
成を示すブロック図である。

【図２１】同期多重変換装置を用いたネットワークの一
例を示すブロック図である。

【図２２】図２１の構成における信号の多重化構造の一
例を示す図である。

【図２３】図２１に示す各ＡＤＭ装置の構成を示す図で
ある。

【図２４】タイムスロットインターチェンジＴＳＩの概
念を示す図である。

【図２５】図２５は、タイムスロットインターチェンジ
ＴＳＩのデータ処理を示す図である。

【図２６】ブロッキングの発生とこれを防ぐブランク領
域を説明するためのタイミング図である。

【図２７】図２３に示すタイムスロットインターチェン
ジＴＳＩが処理する信号ＳＴＭ１のフレームフォーマッ
トを示す。

【図２８】図２５に示したタイムスロットインターチェ
ンジＴＳＩ内のＴＳＴ部の動作をより詳細に示す図であ
る。

【図２９】図２８に示すデータ処理を実現するための従
来のタイムスロットインターチェンジＴＳＩの構成を示
す図である。

【図３０】従来技術の問題点を説明するための図であ
る。

【符号の説明】

ＦＴＳＷ 前段時間スイッチ ＲＴＳＷ 後段時間スイッチ ＳＳＷ 空間スイッチ ＡＣＵ アクセス制御ユニット ＡＣＭ スイッチ制御メモリ ＣＣＣ チャネル／カラムコンバータ ＡＳＬＣ ＡＣＭアクセス選択制御ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 洋 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１及び第２の時間スイッチとこれらの
   間に設けられた空間スイッチとを有するタイムスロット
   インターチェンジにおいて、 第１の時間スイッチは、第１の時間スイッチに入力する
   データにブランク領域を付加したデータをｎ系統（ｎは
   整数）のパラレル形式で空間スイッチに出力する第１の
   手段を有し、 第２の時間スイッチは、空間スイッチからｎ系統のパラ
   レル形式で受け取ったデータから前記ブランク領域を除
   去して、出力する第２の手段を有することを特徴とする
   タイムスロットインターチェンジ。
2. 【請求項２】 ｎ系統のパラレル形式で出力されるデー
   タのビットレートは、第１の時間スイッチに入力するデ
   ータのビットレートと同一であることを特徴とする請求
   項１記載のタイムスロットインターチェンジ。
3. 【請求項３】 前記ｎ系統のパラレル形式で出力される
   データのデータ量は、第１の時間スイッチに入力するデ
   ータのデータ量のｎ倍であることを特徴とする請求項１
   又は２記載のタイムスロットインターチェンジ。
4. 【請求項４】 前記第１の手段は１つの書き込みポート
   及び２つの読み出しポートを持つメモリを有し、ｎ個の
   読み出しアドレスを与えることでｎ系統のパラレル形式
   で上記メモリから読み出し空間スイッチに出力すること
   を特徴とする請求項１記載のタイムスロットインターチ
   ェンジ。
5. 【請求項５】 前記第２の手段は２つの書き込みポート
   及び１つの読み出しポートを持つメモリを有し、１つの
   書き込みアドレスを与えることでｎ系統のパラレル形式
   で空間スイッチから出力されたデータを書き込むことを
   特徴とする請求項１記載のタイムスロットインターチェ
   ンジ。
6. 【請求項６】 前記空間スイッチは、ｎ個のメモリを有
   し、第１の時間スイッチからｎ系統のパラレル形式で読
   み出されたデータを記憶することを特徴とする請求項１
   記載のタイムスロットインターチェンジ。
7. 【請求項７】 前記第１の手段は１つの書き込みポート
   と１つの読み出しポートを有するメモリをｎ個有し、そ
   れぞれに書き込み及び読み出しアドレスを与えること
   で、第１の手段に入力するデータをｎ個のメモリに書き
   込み、読み出すことを特徴とする請求項１記載のタイム
   スロットインターチェンジ。
8. 【請求項８】 前記第２の手段は１つの書き込みポート
   と１つの読み出しポートを有するメモリをｎ個有し、更
   にｎ個のメモリから読み出されたデータを選択する選択
   手段を有し、 それぞれに書き込み及び読み出しアドレスを与えること
   で、空間スイッチから読み出されたｎ系統のパラレル形
   式のデータをｎ個のメモリに書き込んだ後読み出し、更
   に選択手段で選択してブランク領域を除去することを特
   徴とする請求項１記載のタイムスロットインターチェン
   ジ。
9. 【請求項９】 前記第１の手段は入力するデータを交互
   に書き込み読み出す２つのメモリ面を有し、 前記空間スイッチは第１の手段から出力されるデータを
   交互に書き込み読み出す２つのメモリ面を有し、 前記第２の手段は空間スイッチから出力されるデータを
   交互に書き込み読み出す２つのメモリ面を有することを
   特徴とする請求項１記載のタイムスロットインターチェ
   ンジ。
10. 【請求項１０】 前記タイムスロットインターチェンジ
    は更に、 第１の時間スイッチの前に設けられ、第１の時間スイッ
    チに入力するデータを内部のタイミング信号に同期させ
    る第１のタイミング乗り換え手段と、 第２の時間スイッチの後に設けられ、第２の時間スイッ
    チから出力するデータを外部のタイミング信号に同期さ
    せる第２のタイミング乗り換え手段とを有することを特
    徴とする請求項１ないし９のいずれか一項記載のタイム
    スロットインターチェンジ。
11. 【請求項１１】 前記タイムスロットインターチェンジ
    は更に、 第１の時間スイッチに入力するデータにパスチェックビ
    ットを付加するパスチェックビット挿入手段と、 第２の時間スイッチから出力するデータに付加されたパ
    スチェックビットを検出して、所定の期待値と比較する
    ことでデータが正しくクロスコネクトされたかどうかを
    判断するパスチェック検出手段とを有することを特徴と
    する請求項１ないし１０のいずれか一項記載のタイムス
    ロットインターチェンジ。
12. 【請求項１２】 前記パスチェックビット挿入手段は、
    第１の時間スイッチに入力するデータの所定単位毎にパ
    スチェックビットを付加する手段を有することを特徴と
    する請求項１１記載のタイムスロットインターチェン
    ジ。
13. 【請求項１３】 前記タイムスロットインターチェンジ
    は更に、検出すべきデータを指定する手段を有し、 前記パスチェック検出手段は指定されたデータに付加さ
    れているパスチェックビットを対応する期待値と比較す
    ることを特徴とする請求項１１記載のタイムスロットイ
    ンターチェンジ。