JPH05227556A - タイムスロットインターチェンジャ - Google Patents

Abstract

(57)【要約】 【目的】 タイムスロットインターチェンジャに関し、
データ伝送に用いられる基本クロック信号のみを用いて
作動するタイムスロットインタチェンジャを提供するこ
とを目的とするものである。 【構成】 入力データをデータメモリに収納し、該デー
タメモリより時間的、空間的位置を変更した出力データ
を得るタイムスロットインターチェンジャにおいて、垂
直Ｎビット、１フレームＭビットの入力データを書き込
みアドレスＩに従って順次収納し、Ｎ個の水平方向読み
出しアドレスＴj 〔ｊはＭより小さい正の整数〕に従っ
て、上記水平方向読み出しアドレスＴj に属する垂直Ｎ
ビットのＮ組のデータを読み出しできる複端子データメ
モリ１、２と、上記複端子データメモリ１、２より読み
出されたＮ組のＮビット垂直データより、垂直方向読み
出しアドレスＵk 〔ｋはＮより小さい正の整数〕に従っ
て各組より１つの目的とするデータを抽出するセレクタ
１１-k、１２-kとを備える構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はタイムスロットインタ
ーチェンジャに関し、特に、駆動パルスの周波数をビッ
ト数に応じて高くする必要のないタイムスロットインタ
ーチェンジャに関するものである。

【０００２】

【従来技術】時分割多重されたデータの位置を時間的、
空間的に任意に変換するのがタイムスロットインターチ
ェンジャである。

【０００３】図５は従来のタイムスロットインターチェ
ンジャのブロック図、図６はそのタイミング図である。
セレクタ９０に対して垂直Ｎビット、１フレームＭビッ
トのデータＡｋ（ｋはＮより小さい正の整数）が入力さ
れる。ここで、図６に示すようにＮ＝３、Ｍ＝３の場合
を例に以下の説明をする。上記セレクタ９０に入力され
た入力データＡｋ（Ａ１、Ａ２、Ａ３）（図６（ｃ））
はデータの入力周波数の３倍の周波数のクロック信号Ｇ
（図６（ａ））に同期して水平データＢ（図６（ｄ））
に変換され、カウンタ４０の出力する書き込みアドレス
Ｉ（図６（ｅ））に従ってデータメモリ１０（２０）に
書き込まれる。

【０００４】この２つのデータメモリ１０（２０）は上
記クロック信号Ｇに同期して下記のように書き込みアド
レスＩと読み出しアドレスＯが与えられており、一方の
データメモリ１０（２０）にデータが書き込まれている
ときには他方のデータメモリ２０（１０）からデータが
読み出される。

【０００５】一方、カウンタ４０より出力される書き込
みアドレスＩはアドレスコントロールメモリ３０にも入
力され、ここで書き込み順序とは異なった所望の読み出
し順序に入れ変えられた読み出しアドレスＯ（図６
（ｆ））が形成され、上記データメモリ１０（２０）に
与えられる。

【０００６】これによってデータメモリ１０（２０）か
らタイムスロットが変換されたデータＬ（Ｍ）（図６
（ｊ），（ｍ））が読み出され、該データＬ（Ｍ）はセ
レクタ１００に入力されて、入力データＡｋと同じ周期
の垂直３ビットのパラレルデータＰｋ（図６（ｏ））に
変換されて出力される。

【０００７】上記２つのデータメモリ１０（２０）の書
き込みと読み出しの切り換えを行うために、上記書き込
みアドレスＩと読み出しアドレスＯが入力された２つの
セレクタ５０、６０を各データメモリ１０（２０）の前
段に配置し、該セレクタ５０、６０が書き込みアドレス
Ｉを選択するか読み出しアドレスＯを選択するかの切り
換えを１フレームごとに“０”と“１”を繰り返す切換
信号Ｊ（図６（ｇ））で切り換えるようになっている。
これによってセレクタ５０、６０よりは信号Ｃ、Ｄに示
すように書き込み信号Ｉと読み出し信号Ｏとが１フレー
ムごとに交互に出力される（図６（ｈ），（ｋ））。

【０００８】また、上記のようにデータメモリ１０（２
０）から読み出されたデータＬ（Ｍ）はセレクタ７０に
入力され、上記切換信号ＪでデータＬとデータＭを交互
に選択して、シリーズデータＮ（図６（ｎ））を形成
し、この後上記のようにセレクタ１００で入力データＡ
ｋの周期のパラレルデータＰｋに変換される。

【０００９】

【発明が解決しようとする課題】上記従来の構成による
と、データの入力周波数のＮ倍の周波数のクロック信号
Ｇを必要とする。

【００１０】クロック信号Ｇの周波数が早くなればなる
ほど消費電力が大きくなり、放熱対策が必要となる。ま
た、クロック信号Ｇを形成するための発振回路と、その
３倍のクロックを形成するための発振回路を２つ必要と
し、回路面積が大きくなり、価格的なデメリットも生じ
ることになる。

【００１１】この発明は上記従来の事情に鑑みて提案さ
れたものであって、データ伝送に用いられる基本クロッ
ク信号のみを用いて作動するタイムスロットインタチェ
ンジャを提供することを目的とするものである。

【００１２】

【課題を解決するための手段】この発明は上記目的を達
成するために以下の手段を採用している。すなわち、図
１に示すように、入力データをデータメモリに収納し、
該データメモリより時間的、空間的位置を変更した出力
データを得るタイムスロットインターチェンジャにおい
て、垂直Ｎビット、１フレームＭビットの入力データを
書き込みアドレス１に従って順次収納し、Ｎ個の水平方
向読み出しアドレスＴｊ（ｊはＭより小さい正の整数）
に従って、上記水平方向読み出しアドレスＴｊに属する
垂直ＮビットのＮ組のデータを読み出しできる複端子デ
ータメモリ１、２と、上記複端子データメモリ１、２よ
り読み出されたＮ組のＮビット垂直データより、垂直方
向読み出しアドレスＵｋ（ｋはＮより小さい正の整数)
に従って各組より１つの目的とするデータを抽出するセ
レクタ１１-k、１２-kとを備えるようにしている。

【００１３】上記、水平方向読み出しアドレスＴｊ，垂
直方向読み出しアドレスＵｋは、Ｎ個のアドレスコント
ロールメモリ３-kによって形成される。すなわち、各ア
ドレスコントロールメモリ３-kは、上記書き込みアドレ
スＩに対応して時間的、空間的位置が変換された上記水
平方向読み出しアドレスＴｊと垂直方向読み出しアドレ
スＵｋを出力して、該水平方向読み出しアドレスＴｊを
上記複端子データメモリ１、２に垂直方向読み出しアド
レスＵｋを上記セレクタ１１-k、１２-kに入力するよう
になっている。

【００１４】上記２つの複端子データメモリ１、２は、
一方の複端子データメモリ１の各出力端子Ｐo1-kが上記
セレクタ１１-kに接続され、他方の複端子データメモリ
２の各出力端子Ｐo2-kが上記セレクタ１２-kに接続され
て、書き込みと読み出しが交互に行われる。

【００１５】

【作用】同時に複数の水平方向読み出しアドレスＴｊを
与えることによって、それぞれの水平方向読み出しアド
レスＴｊに記憶されたデータを読み出しできるのが複端
子データメモリ１（２）である。

【００１６】このような複端子データメモリ１（２）に
対して書き込みアドレスＩを与えて入力データＡｋ
（ｋ：Ｎより小さい正の整数）をＮビット同時に収納す
るようにする。

【００１７】上記複端子データメモリ１（２）の複数の
端子のそれぞれに対応するアドレスコントロールメモリ
３-kからは、上記入力データＡｋの垂直Ｎビットのそれ
ぞれについて、時間位置を変換した水平方向読み出しア
ドレスＴｊが出力され、上記複端子データメモリ１
（２）のアドレス端子Ｐa1-k（Ｐa2-k）に入力され、そ
れぞれの出力端子Ｐo1-k（Ｐo2-k）からＮビットの垂直
データをＮ組読み出す。

【００１８】上記セレクタ１１-k（１２-k）では上記の
ようにして読み出されたＮ組の垂直Ｎビットの出力デー
タに対して上記アドレスコントロールメモリ３-kより出
力される垂直方向読み出しアドレスＵｋを与えることに
よって、各組１つの目的とするデータを抽出することに
なる。

【００１９】入出力の連続性を図るために、上記複端子
データメモリ１（２）として２つのメモリを用い、書き
込みと読み出しが交互に行われることはもちろんであ
る。

【００２０】

【実施例】図２は垂直データ数３ビット、１フレームの
データ数３ビットの場合の本発明のブロック図、図３及
び図４はそのタイミング図である。

【００２１】２つの複端子データメモリ１（２）が備え
られ、該２つの複端子データメモリ１（２）に垂直３ビ
ットの入力データＡｋ（ｋ：垂直方向ビット数１、２、
３）（図３（ｃ））が直接入力されている。

【００２２】尚、この２つの複端子データメモリ１
（２）は、一方にデータが書き込まれているときには他
方からはデータが読み出されるように使用される。上記
複端子データメモリ１（２）は少なくとも入力データＡ
ｋの垂直ビット数Ｎに対応した数のアドレス端子Ｐa1-k
（Ｐa2-k）を備えている。この複端子データメモリ１
（２）の一つのアドレス端子Ｐa1-1（Ｐa2-1）には後述
のようにカウンタ４より書き込みアドレスＩ（図３
（ｄ））が与えられ、該書き込みアドレスＩに従って、
上記垂直３ビットの入力データＡｋを順次記憶する。

【００２３】一方、以下に説明するアドレスコントロー
ルメモリ３-kより各アドレス端子Ｐa1-k（Ｐa2-k）に別
個に与えられる読み出し水平方向読み出しアドレスＴｊ
（ｊ：水平方向ビット数１、２、３）（図３（ｅ））に
従って、上記のように書き込まれた入力データＡｋのタ
イムスロットが変換された垂直３ビット３組のデータ
（図４（ｉ），（ｌ）が、各複端子データメモリ１
（２）の出力端子Ｐo1-k（Ｐo2-k）から出力される。複
端子データメモリ１（２）の出力側には前記各出力端子
Ｐo1-k（Ｐo2-k）に対応したセレクタ１１-k（１２-k）
が設けられており、該各セレクタ１１-k（１２-k）には
上記のように複端子データメモリ１（２）より読み出し
された３組の３ビットデータが入力される。

【００２４】このセレクタ１１-k（１２-k）には後述す
るように、上記各組の３つの垂直データの中から１のデ
ータを抽出するための垂直方向読み出しアドレスＵｋが
与えられており、図４（ｉ）→（ｍ），（ｌ）→（ｎ）
に矢印で示すように、該垂直方向読み出しアドレスＵｋ
に従って特定のデータＬｋ（Ｍｋ）（図４（ｍ），
（ｎ））が出力され、その後、後述するセレクタ７で垂
直３ビットの連続データＰｋとして出力される。

【００２５】上記書き込みアドレスＩは入力データＡｋ
の入力周期に同期した周波数であって、カウンタ４でフ
レームパルスＨが１／３に分周されて形成される。該書
き込みアドレスＩは上記のように複端子データメモリ１
（２）の１つのアドレス端子Ｐa1-k（Ｐa2-k）に入力さ
れるとともに、上記複端子データメモリ１（２）のアド
レス端子Ｐa1-k（Ｐa2-k）の数（垂直ビット数Ｎ）と同
じ数だけ備えられたアドレスコントロールメモリ３-kに
も入力される。

【００２６】各アドレスコントロールメモリ３-kは入力
される読み出しアドレスＩに対して、タイムスロットを
変換した水平方向の読み出しアドレスＴｊと垂直方向の
読み出しアドレスＵｋを出力する。該水平方向の読み出
しアドレスＴｊは各複端子データメモリ１（２）の読み
出し期間に、該複端子データメモリ１（２）に与えら
れ、これによって上記のように垂直３ビット、３組のデ
ータを読み出す。一方、上記垂直方向読み出しアドレス
Ｕｋは、上記したように各データメモリ１（２）より読
み出された３組の垂直データの１つを抽出するために、
出力側のセレクタ１１-k（１２-k）に与えられる。

【００２７】上記したように２つの複端子データメモリ
１（２）は、書き込みと読み出しで交互に使用される。
すなわち、各複端子データメモリ１（２）の前段には
“１”と“０”を繰り返す切換信号Ｊによって制御され
るセレクタ５、６が配置される。

【００２８】各セレクタ５、６には上記書き込みアドレ
スＩと水平方向読み出しアドレスＴｊの１つＴ１とが入
力されており、上記切換信号Ｊによって一方のセレクタ
５（６）で書き込みアドレスＩを選択したときには、他
方のセレクタ６（５）では水平方向読み出しアドレスＴ
１を選択するようになっている。これによって、セレク
タ５（６）からは１フレームごとに書き込みアドレスＩ
と読み出し水平アドレスＴ１が交互に出力されることに
なる（図３（ｇ）信号Ｃ，図４（ｊ）信号Ｄ）。更に、
各複端子データメモリ１（２）のライト信号端子Ｐｓ１
（Ｐｓ２）には、上記書き込みアドレスＩが入力されて
いる側の複端子データメモリ１（２）のみを書き込み可
能にする書き込み信号Ｅ、Ｆ（図６（ｈ），（ｋ））が
入力されている。

【００２９】上記複端子データメモリ１（２）の出力側
には，セレクタ１１-k、１２-kの出力はそれぞれまとめ
られてセレクタ７に入力され、該セレクタ７には上記切
換信号Ｊが入力されている。これによって、複端子デー
タメモリ１からデータが読み出されているときにはセレ
クタ１１-k側の出力データＬｋが選択され、また、複端
子データメモリ２から読み出しているときにはセレクタ
１２-k側の出力データＭｋが選択されて、上記セレクタ
７より３ビットの連続データＰｋ（図４（ｏ））として
出力される。

【００３０】以上の説明でも明らかなように、この発明
では入力データの入力周期と同じ周期のクロック信号Ｇ
のみを用いて駆動している。従って、回路構成を簡素に
することができるとともに、高い周波数のクロック信号
を用いる必要がないので、必要電力が小さく、また、発
熱量も抑えることができることになる。

【００３１】

【発明の効果】以上説明したようにこの発明は、複端子
データメモリを用いて、同時に複数のデータを読み出す
ようにし、セレクタでこのように読み出したデータの中
から必要なデータを抽出するようにしているので、入力
データの入力周期と同じ周期のクロック信号を用いてタ
イムスロット変換ができ、回路構成を簡素にすることが
できるとともに、回路の発熱量が小さく、発熱対策を緩
慢にできる。また、周波数の異なる２つのパルス発振器
を備える必要がないので、容積が小さくなり、コスト的
なメリットも生じる。

【図面の簡単な説明】

【図１】本発明原理図である。

【図２】本発明の一実施例ブロック図である。

【図３】図２のタイミング図である。

【図４】図２のタイミング図である。

【図５】従来例ブロック図である。

【図６】図５のタイミング図である。

【符号の説明】

１，２ 複端子データメモリ ３-k アドレスコントロールメモリ １１-k，１２-k セレクタ Ｉ 書き込みアドレス Ｐo1-k，Ｐo2-k 出力端子 Ｔｊ 水平方向読み出しアドレス Ｕｋ 垂直方向読み出しアドレス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力データをデータメモリに収納し、該
   データメモリより時間的、空間的位置を変更した出力デ
   ータを得るタイムスロットインターチェンジャにおい
   て、 垂直Ｎビット、１フレームＭビットの入力データを書き
   込みアドレス(I) に従って順次収納し、Ｎ個の水平方向
   読み出しアドレス(Tj)〔j はM より小さい正の整数〕に
   従って、上記水平方向読み出しアドレス(Tj)に属する垂
   直ＮビットのＮ組のデータを読み出しできる複端子デー
   タメモリ(1) 、(2) と、 上記複端子データメモリ(1) 、(2) より読み出されたＮ
   組のＮビット垂直データより、垂直方向読み出しアドレ
   ス(Uk)〔k はN より小さい正の整数〕に従って各組より
   １つの目的とするデータを抽出するセレクタ(11-k)、(1
   2-k)とを備えたタイムスロットインターチェンジャ。
2. 【請求項２】 Ｎ個のアドレスコントロールメモリ(3-
   k) を備え、該各アドレスコントロールメモリ(3-k)
   は、上記書き込みアドレス(I) に対応して時間的、空間
   的位置が変換された上記水平方向読み出しアドレス(Tj)
   と垂直方向読み出しアドレス(Uk)を出力して、該水平方
   向読み出しアドレス(Tj)を上記複端子データメモリ(1)
   、(2) に垂直方向読み出しアドレス(Uk)を上記セレク
   タ(11-k)、(12-k)に入力する請求項１に記載のタイムス
   ロットインターチェンジャ。
3. 【請求項３】 ２つの複端子データメモリ(1) 、(2) を
   用い、一方の複端子データメモリ(1) の各出力端子(Po1
   -k) が上記セレクタ(11-k)に接続され、他方の複端子デ
   ータメモリ(2) の各出力端子(Po2-k) が上記セレクタ(1
   2-k)に接続されて、書き込みと読み出しが交互に行われ
   る請求項１に記載のタイムスロットインターチェンジ
   ャ。