JPS62135032A - 速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル電子回路に用いられる速度変換回路
に関する。特に、ディジタル通信機器のディジタル多重
化系への利用に適する。

〔概要〕

低速データおよび帰還された高速データのうち選択され
たデータを一次保持し、このデータをクロックでシフト
させて出力する速度変換回路において、 低速データの選択を高速クロックの時間間隔の所望の位
置で行うことにより、 入力データのビットを入れ替えた出力データをえること
ができるようにしたものである。

〔従来の技術〕

従来例速度変換回路としてクロックの切換えによるシフ
トレジスタ回路とＲＡＭを用いた回路とがある。クロッ
ク切換えによるシフトレジスタ回路の構成を第３図に示
す。この回路では、入力時および出力時に信号入力およ
びクロック人力をともに切換え、シフトレジスタ１のデ
ータ人力動作と出力動作が完全に独立になっている。し
たがって、速度変換回路へ入力されるクロックは低速の
入カクロソクと高速の出力クロックとの二種類があり、
セレクタ２の制御と同一の選択パルスとを用いてクロッ
クセレクタ３を動作させる。また、ＲＡＭを用いた回路
では、ＲＡＭのアドレスおよびリード・ライト制御が高
速の出力クロックに相当する速さに切換えられる。

〔発明が解決しようとする問題点〕

まず、クロック切替えによるシフトレジスタ回路は入力
信号のシフトレジスタへのロード時に入力データ速度と
クロック周波数とが等しいので、シフトレジスタ内のデ
ータ順序が入力データ列と同じ順序になり、出力時にこ
の順序で出力される。

すなわち、入力データのビットを時間軸上で入れ替えて
出力することは不可能であり、ビット入れ替えを行うた
めにはこの回路の出力に別のビット入れ替え回路を接続
しなければならない欠点がある。一般にビット入れ替え
を行うには全データに等しい容量のメモリが必要であり
、このために大幅なハードウェアの増大を招く結果にな
る。

また、ＲＡＭを用いた回路では、ＲＡＭに与える複数の
アドレス、リード・ライト制御およびクロックを書込み
時および読み出し時に独立に制御を行う必要があるので
、制御パルス発生回路が複雑になる欠点がある。

本発明は、これらの欠点を除去するもので、複雑な制御
パルス発生回路を要せずかつ入力データのデータ順序を
入れ替えて出力することのできる速度変換回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明は、伝送速度が毎秒Ｍビットの人力データと、伝
送速度が毎秒Ｎビット（ＮはＭの倍数）の出力データを
帰還入力し、選択パルスが一方の状態にある期間はこの
入力データが選択出力され、また他方の状態にある期間
はこの出力データが選択出力されるセレクタと、このセ
レクタの出力を入力し、所定のクロックによりシフト動
作するシフトレジスタとを備えた速度変換回路において
、上記選択パルスの一方の状態が、入力データを構成す
るビットのそれぞれを（Ｎ／Ｍ）個に等分割した時間領
域の所望の領域に割付けられ、上記所定のクロックの周
波数がＭＨｚであることを特徴とする。

〔作用〕

１ビツトのデータ入力時間である１／Ｍ秒のうち１ビツ
トのデータ出力時間である１／Ｎ秒だけ入力信号を選択
してシフトレジスタに入力し、他の時間は出力信号を選
択してシフトレジスタに再入力する選択パルス人力でセ
レクタは制御され、シフトレジスタは高速の出力クロッ
クで動作する。

選択パルスのパルス位置を制御することにより、シフト
レジスタに書き込まれるタイミングが調節され、入力デ
ータのビットの入れ替えが行われた高速データが出力さ
れる。

〔実施例〕

以下、本発明実施例回路を図面に基づいて説明する。

第１図は本発明実施例回路の構成を示すブロック構成図
である。この実施例では、入力信号および出力信号はそ
れぞれ８ビツトのデータである。

この実施例回路は入力信号を記憶する８ビツトのシフト
レジスタ１と、入力信号と出力信号を選択するセレクタ
２と、８　ｋｂｉ　ｔ／ｓの速度を有するデータの入力
端子１０と、３２ｋｂｉ　ｔ／ｓの速度を有するデータ
の一出力端子１１と、１／８０００秒のうち１／３２０
００秒の期間にかぎり入力信号を選択する選択パルスが
印加される選択パルス入力端子１２と、シフトレジスタ
に入力される３２ｋＨｚのクロックを入力するクロック
入力端子１３とを備える。

第２図に本実施例の動作を示す。図に示すように８ｋｂ
ｉｔ／ｓの入力信号は３２ｋＨｚのクロックにより選択
されたシフトレジスタ１に書き込まれた後に、順次出力
端子１１に出力される。また選択パルスの位置を制御す
ることによりデータがシフトレジスタ１に書き込まれる
タイミングが調節され、結果として入力信号のビット入
れ替えを行うことができる。

〔発明の効果〕

本発明は以上説明したように、タイミング制御可能な選
択パルス入力を与えることにより、高速の出力クロック
のみで動作可能なので、複雑な制御パルス発生回路を必
要とセす、また入力データのビットを入れ替えて出力す
ることができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例回路の構成を示す回路接続図。 第２図は本発明実施例回路の動作を示すタイミング図。 第３図は従来例回路の構成を示す回路接続図。 １・・・シフトレジスタ、２・・・セレクタ、３・・・
クロックセレクタ、１０・・・入力端子、１１・・・出
力端子、１２・・・選択パルス入力端子、１３・・・ク
ロック入力端子、１４・・・出力クロック端子。 特許出願人　日本電気株式会社７．；：〜代理人　　弁
理士　井　出　直　孝″、″実施例の構成 第１図

Claims (1)

【特許請求の範囲】
1. （１）伝送速度が毎秒Ｍビットの入力データと、伝送速
   度が毎秒Ｎビット（ＮはＭの倍数）の出力データを帰還
   入力し、選択パルスが一方の状態にある期間はこの入力
   データが選択出力され、また他方の状態にある期間はこ
   の出力データが選択出力されるセレクタと、 このセレクタの出力を入力し、所定のクロックによりシ
   フト動作するシフトレジスタと を備えた速度変換回路において、 上記選択パルスの一方の状態が、入力データを構成する
   ビットのそれぞれを（Ｎ／Ｍ）個に等分割した時間領域
   の所望の領域に割付けられ、上記所定のクロックの周波
   数がＭＨｚであることを特徴とする速度変換回路。