JPS62135032A - 速度変換回路 - Google Patents
速度変換回路Info
- Publication number
- JPS62135032A JPS62135032A JP60275693A JP27569385A JPS62135032A JP S62135032 A JPS62135032 A JP S62135032A JP 60275693 A JP60275693 A JP 60275693A JP 27569385 A JP27569385 A JP 27569385A JP S62135032 A JPS62135032 A JP S62135032A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- data
- shift register
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル電子回路に用いられる速度変換回路
に関する。特に、ディジタル通信機器のディジタル多重
化系への利用に適する。
に関する。特に、ディジタル通信機器のディジタル多重
化系への利用に適する。
低速データおよび帰還された高速データのうち選択され
たデータを一次保持し、このデータをクロックでシフト
させて出力する速度変換回路において、 低速データの選択を高速クロックの時間間隔の所望の位
置で行うことにより、 入力データのビットを入れ替えた出力データをえること
ができるようにしたものである。
たデータを一次保持し、このデータをクロックでシフト
させて出力する速度変換回路において、 低速データの選択を高速クロックの時間間隔の所望の位
置で行うことにより、 入力データのビットを入れ替えた出力データをえること
ができるようにしたものである。
従来例速度変換回路としてクロックの切換えによるシフ
トレジスタ回路とRAMを用いた回路とがある。クロッ
ク切換えによるシフトレジスタ回路の構成を第3図に示
す。この回路では、入力時および出力時に信号入力およ
びクロック人力をともに切換え、シフトレジスタ1のデ
ータ人力動作と出力動作が完全に独立になっている。し
たがって、速度変換回路へ入力されるクロックは低速の
入カクロソクと高速の出力クロックとの二種類があり、
セレクタ2の制御と同一の選択パルスとを用いてクロッ
クセレクタ3を動作させる。また、RAMを用いた回路
では、RAMのアドレスおよびリード・ライト制御が高
速の出力クロックに相当する速さに切換えられる。
トレジスタ回路とRAMを用いた回路とがある。クロッ
ク切換えによるシフトレジスタ回路の構成を第3図に示
す。この回路では、入力時および出力時に信号入力およ
びクロック人力をともに切換え、シフトレジスタ1のデ
ータ人力動作と出力動作が完全に独立になっている。し
たがって、速度変換回路へ入力されるクロックは低速の
入カクロソクと高速の出力クロックとの二種類があり、
セレクタ2の制御と同一の選択パルスとを用いてクロッ
クセレクタ3を動作させる。また、RAMを用いた回路
では、RAMのアドレスおよびリード・ライト制御が高
速の出力クロックに相当する速さに切換えられる。
まず、クロック切替えによるシフトレジスタ回路は入力
信号のシフトレジスタへのロード時に入力データ速度と
クロック周波数とが等しいので、シフトレジスタ内のデ
ータ順序が入力データ列と同じ順序になり、出力時にこ
の順序で出力される。
信号のシフトレジスタへのロード時に入力データ速度と
クロック周波数とが等しいので、シフトレジスタ内のデ
ータ順序が入力データ列と同じ順序になり、出力時にこ
の順序で出力される。
すなわち、入力データのビットを時間軸上で入れ替えて
出力することは不可能であり、ビット入れ替えを行うた
めにはこの回路の出力に別のビット入れ替え回路を接続
しなければならない欠点がある。一般にビット入れ替え
を行うには全データに等しい容量のメモリが必要であり
、このために大幅なハードウェアの増大を招く結果にな
る。
出力することは不可能であり、ビット入れ替えを行うた
めにはこの回路の出力に別のビット入れ替え回路を接続
しなければならない欠点がある。一般にビット入れ替え
を行うには全データに等しい容量のメモリが必要であり
、このために大幅なハードウェアの増大を招く結果にな
る。
また、RAMを用いた回路では、RAMに与える複数の
アドレス、リード・ライト制御およびクロックを書込み
時および読み出し時に独立に制御を行う必要があるので
、制御パルス発生回路が複雑になる欠点がある。
アドレス、リード・ライト制御およびクロックを書込み
時および読み出し時に独立に制御を行う必要があるので
、制御パルス発生回路が複雑になる欠点がある。
本発明は、これらの欠点を除去するもので、複雑な制御
パルス発生回路を要せずかつ入力データのデータ順序を
入れ替えて出力することのできる速度変換回路を提供す
ることを目的とする。
パルス発生回路を要せずかつ入力データのデータ順序を
入れ替えて出力することのできる速度変換回路を提供す
ることを目的とする。
本発明は、伝送速度が毎秒Mビットの人力データと、伝
送速度が毎秒Nビット(NはMの倍数)の出力データを
帰還入力し、選択パルスが一方の状態にある期間はこの
入力データが選択出力され、また他方の状態にある期間
はこの出力データが選択出力されるセレクタと、このセ
レクタの出力を入力し、所定のクロックによりシフト動
作するシフトレジスタとを備えた速度変換回路において
、上記選択パルスの一方の状態が、入力データを構成す
るビットのそれぞれを(N/M)個に等分割した時間領
域の所望の領域に割付けられ、上記所定のクロックの周
波数がMHzであることを特徴とする。
送速度が毎秒Nビット(NはMの倍数)の出力データを
帰還入力し、選択パルスが一方の状態にある期間はこの
入力データが選択出力され、また他方の状態にある期間
はこの出力データが選択出力されるセレクタと、このセ
レクタの出力を入力し、所定のクロックによりシフト動
作するシフトレジスタとを備えた速度変換回路において
、上記選択パルスの一方の状態が、入力データを構成す
るビットのそれぞれを(N/M)個に等分割した時間領
域の所望の領域に割付けられ、上記所定のクロックの周
波数がMHzであることを特徴とする。
1ビツトのデータ入力時間である1/M秒のうち1ビツ
トのデータ出力時間である1/N秒だけ入力信号を選択
してシフトレジスタに入力し、他の時間は出力信号を選
択してシフトレジスタに再入力する選択パルス人力でセ
レクタは制御され、シフトレジスタは高速の出力クロッ
クで動作する。
トのデータ出力時間である1/N秒だけ入力信号を選択
してシフトレジスタに入力し、他の時間は出力信号を選
択してシフトレジスタに再入力する選択パルス人力でセ
レクタは制御され、シフトレジスタは高速の出力クロッ
クで動作する。
選択パルスのパルス位置を制御することにより、シフト
レジスタに書き込まれるタイミングが調節され、入力デ
ータのビットの入れ替えが行われた高速データが出力さ
れる。
レジスタに書き込まれるタイミングが調節され、入力デ
ータのビットの入れ替えが行われた高速データが出力さ
れる。
以下、本発明実施例回路を図面に基づいて説明する。
第1図は本発明実施例回路の構成を示すブロック構成図
である。この実施例では、入力信号および出力信号はそ
れぞれ8ビツトのデータである。
である。この実施例では、入力信号および出力信号はそ
れぞれ8ビツトのデータである。
この実施例回路は入力信号を記憶する8ビツトのシフト
レジスタ1と、入力信号と出力信号を選択するセレクタ
2と、8 kbi t/sの速度を有するデータの入力
端子10と、32kbi t/sの速度を有するデータ
の一出力端子11と、1/8000秒のうち1/320
00秒の期間にかぎり入力信号を選択する選択パルスが
印加される選択パルス入力端子12と、シフトレジスタ
に入力される32kHzのクロックを入力するクロック
入力端子13とを備える。
レジスタ1と、入力信号と出力信号を選択するセレクタ
2と、8 kbi t/sの速度を有するデータの入力
端子10と、32kbi t/sの速度を有するデータ
の一出力端子11と、1/8000秒のうち1/320
00秒の期間にかぎり入力信号を選択する選択パルスが
印加される選択パルス入力端子12と、シフトレジスタ
に入力される32kHzのクロックを入力するクロック
入力端子13とを備える。
第2図に本実施例の動作を示す。図に示すように8kb
it/sの入力信号は32kHzのクロックにより選択
されたシフトレジスタ1に書き込まれた後に、順次出力
端子11に出力される。また選択パルスの位置を制御す
ることによりデータがシフトレジスタ1に書き込まれる
タイミングが調節され、結果として入力信号のビット入
れ替えを行うことができる。
it/sの入力信号は32kHzのクロックにより選択
されたシフトレジスタ1に書き込まれた後に、順次出力
端子11に出力される。また選択パルスの位置を制御す
ることによりデータがシフトレジスタ1に書き込まれる
タイミングが調節され、結果として入力信号のビット入
れ替えを行うことができる。
本発明は以上説明したように、タイミング制御可能な選
択パルス入力を与えることにより、高速の出力クロック
のみで動作可能なので、複雑な制御パルス発生回路を必
要とセす、また入力データのビットを入れ替えて出力す
ることができる効果がある。
択パルス入力を与えることにより、高速の出力クロック
のみで動作可能なので、複雑な制御パルス発生回路を必
要とセす、また入力データのビットを入れ替えて出力す
ることができる効果がある。
第1図は本発明実施例回路の構成を示す回路接続図。
第2図は本発明実施例回路の動作を示すタイミング図。
第3図は従来例回路の構成を示す回路接続図。
1・・・シフトレジスタ、2・・・セレクタ、3・・・
クロックセレクタ、10・・・入力端子、11・・・出
力端子、12・・・選択パルス入力端子、13・・・ク
ロック入力端子、14・・・出力クロック端子。 特許出願人 日本電気株式会社7.;:〜代理人 弁
理士 井 出 直 孝″、″実施例の構成 第1図
クロックセレクタ、10・・・入力端子、11・・・出
力端子、12・・・選択パルス入力端子、13・・・ク
ロック入力端子、14・・・出力クロック端子。 特許出願人 日本電気株式会社7.;:〜代理人 弁
理士 井 出 直 孝″、″実施例の構成 第1図
Claims (1)
- (1)伝送速度が毎秒Mビットの入力データと、伝送速
度が毎秒Nビット(NはMの倍数)の出力データを帰還
入力し、選択パルスが一方の状態にある期間はこの入力
データが選択出力され、また他方の状態にある期間はこ
の出力データが選択出力されるセレクタと、 このセレクタの出力を入力し、所定のクロックによりシ
フト動作するシフトレジスタと を備えた速度変換回路において、 上記選択パルスの一方の状態が、入力データを構成する
ビットのそれぞれを(N/M)個に等分割した時間領域
の所望の領域に割付けられ、上記所定のクロックの周波
数がMHzであることを特徴とする速度変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60275693A JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60275693A JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62135032A true JPS62135032A (ja) | 1987-06-18 |
JPH0620195B2 JPH0620195B2 (ja) | 1994-03-16 |
Family
ID=17559038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60275693A Expired - Lifetime JPH0620195B2 (ja) | 1985-12-06 | 1985-12-06 | 速度変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0620195B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1747987A3 (en) * | 2005-07-27 | 2007-08-22 | Shimano Inc. | Signal generating apparatus for a bicycle control device |
-
1985
- 1985-12-06 JP JP60275693A patent/JPH0620195B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1747987A3 (en) * | 2005-07-27 | 2007-08-22 | Shimano Inc. | Signal generating apparatus for a bicycle control device |
EP1880937A3 (en) * | 2005-07-27 | 2009-02-18 | Shimano Inc. | Signal generating apparatus for a bicycle control device |
US7522033B2 (en) | 2005-07-27 | 2009-04-21 | Shimano, Inc. | Signal generating apparatus for a bicycle control device |
Also Published As
Publication number | Publication date |
---|---|
JPH0620195B2 (ja) | 1994-03-16 |
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