JPS6347300B2

JPS6347300B2 -

Info

Publication number: JPS6347300B2
Application number: JP6392682A
Authority: JP
Inventors: Izumi Tamuki
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1988-09-21
Also published as: JPS58181346A

Description

【発明の詳細な説明】この発明は、複数のデータ信号の時分割多重化
を行うデータ多重化回路に関する。

まず、従来のデータ多重化回路について図面を
参照して説明する。

第１図を参照すると、データ多重化回路の出力
信号の時分割多重化フレーム構成が示されてい
る。第１図において、Ａは64kb／ｓの多重化デ
ータ、Ｂは１フレーム（20ビツト）、Ｃは同期信
号（４ビツト／フレーム）、Ｄは32kb／ｓのデー
タ、Ｅは12.8kb／ｓのデータ、Ｆは6.4kb／ｓの
データである。ここで、同期信号Ｃは、フレーム
毎の時分割多重化の時間基準を与えるための信号
で本例では４ビツトの固定パターンである。

第２図を参照すると、従来のデータ多重化回路
が示されている。第２図の回路は、第１図のフレ
ーム構成から明らかなように、32kb／ｓのデー
タ、12.8kb／ｓのデータ、6.4kb／ｓのデータと
いう３種の入力データを時分割多重化して、
64kb／ｓのデータに多重化するデータ多重化回
路である。

以下、第２図の回路動作を、第３図をも参照し
て説明する。

64kHzのクロツク入力２３４（第３図○ア）はク
ロツク発生回路２０７によつて分周され、32kHz
のクロツク２２８（第３○ウ）、12.8kHzのクロツ
ク２２９（第３○オ）、6.4kHzのクロツク２３０
（第３○キ）の３種のクロツク信号となる。この３
種のクロツク２２８，２２９，２３０に対応する
クロツク速度の32kb／ｓのデータ２３１（第３
○エ）、12.8kb／ｓのデータ２３２（第３○カ）、
6.4kb／ｓのデータ２３３（第３○ク）が、外部よ
り入力され、シフトレジスタ２０８，２０９，２
１０，２１１，２１２，２１３に入力される。フ
レームカウンタ２０１は、多重化後のクロツク速
度64kHzのクロツクパルス２３４により駆動さ
れ、１フレームのビツト数（即ち20ビツト）と同
一の周期で動作している。このフレームカウンタ
２０１の出力（第３○ケ）は、デコーダ２０２およ
びスイツチ切替回路２０３に接続されている。デ
コーダ２０２は、３種の入力データに対応する多
重化時間位置を示すゲート信号（即ちフレーム内
多重化時間位置指示信号）２２４，２２５，２２
６（第３○コ，○サ，○シ）を発生している。さらにデ
コーダ２０２は同期信号パターン２２７（第３
○ニ）を発生している。アンド回路２０４〜２０６
は、デコーダ出力信号２２４〜２２６と64kHzの
クロツク２３４との論理積を取り、バースト状の
64kHzのクロツクを発生している。スイツチ切替
回路２０３は、１フレームごとにスイツチ２１４
〜２２２を切替える信号（第３○イ）を発生してい
る。スイツチ２１４〜２１９の出力をそれぞれ第
３○ス〜○ツに示す。

シフトレジスタ２０８，２０９は32kb／ｓの
データ２３１の圧縮を行なつている。すなわち、
スイツチ２１４，２１５，２２０が第２図の状態
（第３○イの低レベルの状態）にある時、シフトレ
ジスタ２０８は入力32kb／ｓのデータを32kHz
のクロツク２２８で書込み、シフトレジスタ２０
９は１フレーム前に書込んだ32kb／ｓのデータ
をアンド回路２０４の出力のバースト状の64kHz
のクロツクで読出している。次のフレームでは、
スイツチ切替回路２０３によりスイツチ２１４，
２１５，２２０は第２図と反対の状態（第３○イの
高レベルの状態）に切替えられ、シフトレジスタ
の動作が反転して、シフトレジスタ２０８は読出
し、シフトレジスタ２０９は書込動作を行なう。
これによりスイツチ２２０の出力には、32kb／
ｓのデータ入力２３１を64kb／ｓに圧縮したバ
ースト状データ（第３○テ）が出力される。同様の
動作が12.8kb／ｓのデータに関して行なわれ、ス
イツチ２２１の出力には、12.8kb／ｓのデータ入
力２３２を圧縮した64kb／ｓのバースト状デー
タ（第３○ト）が出力される。さらに、6.4kb／ｓ
のデータ２３３に関しても同様の動作が行なわ
れ、スイツチ２２２の出力には、64kb／ｓのバ
ースト状のデータ（第３○ナ）が出力される。

一方、デコーダ２０２の出力２２７には同期信
号パターン（第３○ニ）が出力される。この同期信
号パターンは、スイツチ２２０，２２１，２２２
の出力とともに、オア回路２２３に入力され、オ
ア回路２２３の出力２３５として第１図の多重化
データ（第３○ヌ）が出力される。

この第２図のデータ多重化回路は、１つの入力
データ毎に一対（２個）のシフトレジスタが必要
であること、スイツチ回路を多数使用しているこ
とから、使用集積回路のチツプ数が多くなる欠点
があり、またフレーム構成を変更する場合、フレ
ー上の時間位置を決定するデコーダの回路構成を
変更しなければならない不便さがあつた。

この発明の目的は、上記欠点を除去し、単純な
回路構成の汎用性の高いデータ多重化回路を提供
することにある。

この発明によれば、従来回路における各入力デ
ータ対応の一対のシフトレジスタの代りに、フア
ースト・イン・フアースト・アウト・メモリ
（First In First Out Memory、以後FIFOと略
称する）を用いて、回路の単純化をはかり、かつ
従来回路におけるデコーダの代りに読出専用メモ
リ（以下ROMと略称する）を用いて、フレーム
構成の変更を回路構成の変更ではなく、ROMデ
ータの変更により簡単に対処できるようにした、
単純な回路構成の汎用性の高いデータ多重化回路
が得られる。

次に本発明の実施例について図面を参照して説
明する。

第４図を参照すると、本発明の一実施例に係る
データ多重化回路は、第２図の回路と同様に、第
１図のフレーム構成を実現するものである。

以下、第４図の回路動作を、第５図をも参照し
て説明する。

クロツク発生回路２０３は、64kHzのクロツク
２３４（第５図）から、入力データのクロツク
速度に対応する32kHzのクロツク２２８（第５図
）、12.8kHzのクロツク２２９（第５図）、
6.4kHzのクロツク２３０（第５図）を発生す
る。データ入力２３１（第５図）、２３２（第
５図）、２３３（第５図）はそれぞれ、前記
クロツクに合わせて、それぞれに対応するFIFO
４０２，４０３，４０４のデータ入力として入力
され、書込クロツク入力として入力されるクロツ
ク２２８，２２９，２３０によりFIFO４０２，
４０３，４０４に書込まれる。

フレームカウンタ２０１は、多重化後のクロツ
ク速度64kHzのクロツクパルス２３４により駆動
され、１フレームのビツト数（即ち20ビツト）と
同じ周期で動作している。

フレームカウンタ２０１の出力（第５図）は
ROM４０１のアドレス入力に供給されている。
ROM４０１の記憶容量は20ワード４ビツトの構
成である。ROM４０１の出力２２４（第５図
）は32kb／ｓのデータのフレーム上の時間位
置を示すパターン（即ちフレーム内多重化時間位
置指示信号）を発生している。同様にROM４０
１の出力２２５（第５図）は12.8kb／ｓのデー
タのフレーム上の時間位置を示すパターンを発生
しROM４０１の出力２２６（第５図）は
6.4kb／ｓのデータのフレーム上の時間位置を示
すパターンを発生している。

これらのROM出力２２４，２２５，２２６は
それぞれナンド回路４０５，４０６，４０７に接
続されて、64kHzのクロツク２３４との否定論理
積が取られている。ナンド回路４０５，４０６，
４０７の出力（第５図，，）は、FIFO４
０２，４０３，４０４の読出クロツク入力に接続
され、FIFO４０２，４０３，４０４のデータが
読出される。FIFO４０２，４０３，４０４から
読出されたバースト状のデータ（第５図，，
）と、ROM４０１に記憶されている同期信号
パターン２２７（第５図）とは、オア回路２２
３に入力され、オア回路２２３の出力２３５とし
て第１図の多重化データ（第３図）が出力され
る。

以上の実施例は３つのデータ入力に対するデー
タ多重化回路であるが、一般にＮ個のデータ入力
に対応してＮ個のFIFO及びＮ個のナンド回路を
使用し、ROM容量を少なくとも（フレーム内ビ
ツト数×Ｎ＋同期信号のビツト数）ビツトにし、
オア回路の入力数をＮ＋１にし、クロツク発生回
路の出力クロツク数を必要とする入力データのク
ロツク速度の種類に対応する数に変更することに
より、一般化することが出来る。

以下に、本発明の効果を説明する。

従来、データの多重化のため１つの入力データ
に対して２つのシフトレジスタ（一般には２倍の
記憶素子）を必要としていたが、本発明では、２
つのシフトレジスタの代りに１つのFIFOを用い
ることによつて多重化が可能であり、これに伴な
つて２つのシフトレジスタ（記憶素子）の切替の
ための関連回路が不要となり、回路の単純化及び
使用集積回路チツプ数の削減が可能となつた。ま
た、従来、フレーム上のデータ多重化時間位置を
決定するため、結線論理により構成したデコーダ
を用いていたが、本発明では該デコーダをROM
に置替えることにより集積回路チツプ数の削減が
可能となつた。また、従来、デコーダの結線論理
を変更することにより行なつていた、入力データ
数の変更、入力データのクロツク速度の変更、同
期信号パターンの変更、さらにはフレーム内デー
タの集中配置、分散配置の選択等のような、フレ
ーム構成の変更が、本発明ではROMのデータ内
容の変更により容易にかつ迅速に行なうことが出
来る。

本発明による、論理集積回路を使用した論理回
路の単純化、使用集積回路のチツプ数の削減は、
装置の小形化、低消費電力化、検査工数の減少、
コストダウンに大いに貢献する。

【図面の簡単な説明】

第１図は、時分割多重化フレーム構成を示した
図である。第２図は、第１図のフレーム構成を実
現するための従来のデータ多重化回路のブロツク
図である。第２図において、２０１はフレームカ
ウンタ、２０２はデコーダ、２０３はスイツチ切
替回路、２０４，２０５，２０６はアンド回路、
２０７はクロツク発生回路、２０８〜２１３はシ
フトレジスタ、２１４〜２２２は切替スイツチ、
２２３はオア回路である。第３図は、第２図における各部の波形を示すタ
イミング図であり、〇で囲んだ符号は第３図と第
２図とで１対１に対応している。第４図は本発明
の一実施例に係るデータ多重化回路のブロツク図
である。第４図において、２０１はフレームカウ
ンタ、４０１は読出専用メモリ（ROM）、２０
３はクロツク発生回路、４０２〜４０４はフアー
スト・イン・フアースト・アウト・メモリ
（FIFO）、４０５〜４０７はナンド回路、２２３
はオア回路である。第５図は、第４図の各部にお
ける波形を示すタイミング図であり、〇で囲んだ
符号は第５図と第４図とで１対１に対応してい
る。

Claims

【特許請求の範囲】１複数のデータ信号を時分割多重化するデータ
多重化回路において、多重化後の出力データのク
ロツク速度を持つ第１のクロツクパルスで駆動さ
れ、少なくとも多重化フレームの１フレームのビ
ツト数の周期を持つフレームカウンタと、該フレ
ームカウンタの出力端子にアドレス入力端子を接
続され、前記複数のデータ信号に対応した複数の
フレーム内多重化時間位置指示信号と同期信号パ
ターンとを記憶し、少なくとも〔（１フレームの
ビツト数）×（前記データ信号の数）＋（同期信号の
ビツト数）〕の容量をもつ読出専用メモリと、前
記複数のデータ信号に対応して複数設けられ、前
記読出専用メモリからの対応するフレーム内多重
化時間位置指示信号と前記第１のクロツクパルス
とを受けるナンド回路と、前記第１のクロツクパ
ルスから、前記複数のデータ信号のクロツク速度
に対応する複数の第２のクロツクパルスを発生す
るクロツク発生回路と、前記複数のデータ信号に
対応して複数設けられ、対応するデータ信号をデ
ータ入力端子に受け、対応する前記第２のクロツ
クパルスを書込クロツク入力端子に受け、対応す
る前記ナンド回路の出力信号を読出クロツク入力
端子に受ける、少なくともデータ信号の１フレー
ム中のビツト数と同一の記憶容量をもつフアース
ト・イン・フアースト・アウト・メモリと、該複
数のフアースト・イン・フアースト・アウト・メ
モリの出力信号と、前記読出専用メモリからの同
期信号パターンとを受けるオア回路とを備え、該
オア回路の出力端子に多重化データが得られるこ
とを特徴とするデータ多重化回路。