JPH02114732A - フレーム変換回路 - Google Patents
フレーム変換回路Info
- Publication number
- JPH02114732A JPH02114732A JP63269704A JP26970488A JPH02114732A JP H02114732 A JPH02114732 A JP H02114732A JP 63269704 A JP63269704 A JP 63269704A JP 26970488 A JP26970488 A JP 26970488A JP H02114732 A JPH02114732 A JP H02114732A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 33
- 230000009977 dual effect Effects 0.000 claims abstract description 7
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフレーム変換回路に関し、特に入力ポートと出
力ポートを有するＲＡＭを使用した異なる速度のディジ
タル信号列間のフレーム変換を行うフレーム変換回路に
関する。
力ポートを有するＲＡＭを使用した異なる速度のディジ
タル信号列間のフレーム変換を行うフレーム変換回路に
関する。
従来のフレーム変換回路は、第３図のブロック図に示す
ように、ＲＡＭ２０１−１．２、バッファ２０２−１．
２、選択回路２０３、切替回路２０４−１，２、読み出
しアドレス発生回路２０５、書き込みアドレス発生回路
２０６、制御回路２０７、反転ゲート２０８、から構成
される。
ように、ＲＡＭ２０１−１．２、バッファ２０２−１．
２、選択回路２０３、切替回路２０４−１，２、読み出
しアドレス発生回路２０５、書き込みアドレス発生回路
２０６、制御回路２０７、反転ゲート２０８、から構成
される。
ＲＡＭ２０１−１．２は、アドレス入力、データ入出力
（以下Ｉ１０とする）、及びライトイネーブル（以下Ｗ
Ｅとする）の端子を有する汎用のＲＡＭ（例えばＮＥＣ
製μＰＤ４３２５６ＡＣ）である。バッファ２０２−１
．２は３ステート出力で入力信号列１をＩ１０バス１１
−１．２上へ出力する回路である。選択回路２０３はＲ
ＡＭ２０１−１゜２から出力されるＩ１０バス１１−１
，２上のデータを選択し、バースト状の出力信号列２を
出力する回路である。切替回路２０４−１．２は読み出
しアドレス６と書き込みアドレス１０を後述する制御回
路２０７から出力される制御信号で一周期毎に切替えて
アドレス１２−１．２としてＲＡＭ２０１−１．２へ出
力する回路である。読み出しアドレス発生回路２０５は
、読み出し側基単信号３と読み出しクロック４及び読み
出しタイミング１３を入力し読み出しアドレス６を出力
する回路である。書き込みアドレス発生回路２０６は書
き込み側の基準信号７と読み出しクロック４に対して周
波数同期の取れた書き込みクロック８及び書き込みタイ
ピング１４を入力し書き込みアドレス１０を出力する回
路である。制御回路２０７は読み出しクロック４と書き
込み側の基準信号７と書き込みクロック８と読み出しタ
イばング１３及び書き込みタイミング１４を入力し、ｌ
’ｌ、ＡＭ２０１−１゜２への書き込みと読み出し制御
を行う制御信号１５１．２を出力する。また、バッファ
回路２０２１、選択回路２０３及び切替回路２０４−１
を制御する選択信号１６を出力する回路である。反転ゲ
ート２０８は選択信号１６を反転させバッファ２０２−
２及び切替回路２０４−２を制御する選択信号１７を出
力する回路である。
（以下Ｉ１０とする）、及びライトイネーブル（以下Ｗ
Ｅとする）の端子を有する汎用のＲＡＭ（例えばＮＥＣ
製μＰＤ４３２５６ＡＣ）である。バッファ２０２−１
．２は３ステート出力で入力信号列１をＩ１０バス１１
−１．２上へ出力する回路である。選択回路２０３はＲ
ＡＭ２０１−１゜２から出力されるＩ１０バス１１−１
，２上のデータを選択し、バースト状の出力信号列２を
出力する回路である。切替回路２０４−１．２は読み出
しアドレス６と書き込みアドレス１０を後述する制御回
路２０７から出力される制御信号で一周期毎に切替えて
アドレス１２−１．２としてＲＡＭ２０１−１．２へ出
力する回路である。読み出しアドレス発生回路２０５は
、読み出し側基単信号３と読み出しクロック４及び読み
出しタイミング１３を入力し読み出しアドレス６を出力
する回路である。書き込みアドレス発生回路２０６は書
き込み側の基準信号７と読み出しクロック４に対して周
波数同期の取れた書き込みクロック８及び書き込みタイ
ピング１４を入力し書き込みアドレス１０を出力する回
路である。制御回路２０７は読み出しクロック４と書き
込み側の基準信号７と書き込みクロック８と読み出しタ
イばング１３及び書き込みタイミング１４を入力し、ｌ
’ｌ、ＡＭ２０１−１゜２への書き込みと読み出し制御
を行う制御信号１５１．２を出力する。また、バッファ
回路２０２１、選択回路２０３及び切替回路２０４−１
を制御する選択信号１６を出力する回路である。反転ゲ
ート２０８は選択信号１６を反転させバッファ２０２−
２及び切替回路２０４−２を制御する選択信号１７を出
力する回路である。
このような従来のフレーム変換回路は１尤ＡＭ２０１−
１が書き込みモードの時にはＲＡＭ２０１−２を読み出
しモードとし、逆にＲＡＭ２０１−１が読み出しモード
の時にはＲＡＭ２０１−２が書き込みモードとなるよう
に制御回路２０７で制御を行う。今、ＲＡＭ２０１−１
が書き込みモード、ＲＡＭ２０１−２が読み出しモード
の場合を例にとり回路動作を説明する。
１が書き込みモードの時にはＲＡＭ２０１−２を読み出
しモードとし、逆にＲＡＭ２０１−１が読み出しモード
の時にはＲＡＭ２０１−２が書き込みモードとなるよう
に制御回路２０７で制御を行う。今、ＲＡＭ２０１−１
が書き込みモード、ＲＡＭ２０１−２が読み出しモード
の場合を例にとり回路動作を説明する。
マス、バッファ２０１−１がオン、バッファ２０１−２
がハイインピーダンスとなるので入力信号列１は、バッ
ファ２０１よシＲＡＭ２０１−１に書き込まれ、ＲＡＭ
２０１−２より読み出された信号が選択回路２０３よ多
バースト状の出力信号２として出力される。又切替回路
２０４−１の出力アドレス１２−１は書き込みアドレス
１０となジ、切替回路２０４−２の出力アドレス１２２
は、読み出しアドレス６となる。入力信号列ｌは書き込
みアドレス１０により凡ＡＭ２０１−１に書かれていく
。一方ＲＡＭ２０１−２からフレーム変換則に従った任
童の読み出しアドレス６によって書き込み側の基準信号
７の一つ前の同期に書き込まれた信号がフレーム変換さ
れ読み出される。）ｔ、ＡＭ２０１−１に書き込ｉｎだ
入力信号列１は書き込み側の基準信号の次の周期にモー
ドが切替えられ、フレーム変換則に従ってバースト状に
読み出される。
がハイインピーダンスとなるので入力信号列１は、バッ
ファ２０１よシＲＡＭ２０１−１に書き込まれ、ＲＡＭ
２０１−２より読み出された信号が選択回路２０３よ多
バースト状の出力信号２として出力される。又切替回路
２０４−１の出力アドレス１２−１は書き込みアドレス
１０となジ、切替回路２０４−２の出力アドレス１２２
は、読み出しアドレス６となる。入力信号列ｌは書き込
みアドレス１０により凡ＡＭ２０１−１に書かれていく
。一方ＲＡＭ２０１−２からフレーム変換則に従った任
童の読み出しアドレス６によって書き込み側の基準信号
７の一つ前の同期に書き込まれた信号がフレーム変換さ
れ読み出される。）ｔ、ＡＭ２０１−１に書き込ｉｎだ
入力信号列１は書き込み側の基準信号の次の周期にモー
ドが切替えられ、フレーム変換則に従ってバースト状に
読み出される。
このようにして２つのＲＡＭへの書き込み読み出しのア
ドレスを交互に切替えて速度の異なるディジタル信号列
間のフレーム変換を行っていた。
ドレスを交互に切替えて速度の異なるディジタル信号列
間のフレーム変換を行っていた。
上述した従来のフレーム変換回路は、１つのＲＡＭに対
して１周期ごとに読み出し制御と書き込み制御を交互に
行う必要があるので、１組すなわち２個のＲＡＭが必要
である。さらに、２つのＲＡＭの入出力を制御しかつ、
読み出しまたは書き込みアドレスを切替える回路が必要
なので回路が複雑となる欠点があった。
して１周期ごとに読み出し制御と書き込み制御を交互に
行う必要があるので、１組すなわち２個のＲＡＭが必要
である。さらに、２つのＲＡＭの入出力を制御しかつ、
読み出しまたは書き込みアドレスを切替える回路が必要
なので回路が複雑となる欠点があった。
本発明の目的は、１つのＲＡＭで書き込みと読み出しを
同時に行うことができ、種々のフレーム変換則に対して
柔軟に対応できるフレーム変換回路を提供することにあ
る。
同時に行うことができ、種々のフレーム変換則に対して
柔軟に対応できるフレーム変換回路を提供することにあ
る。
本発明のフレーム変換回路は、速度の異なる入力信号列
と出力信号列との間を外部から与えられるフレーム変換
則によりフレーム変換するフレーム変換回路において、
前記入力信号列に対応する入力ポートと前記出力信号列
に対応する出力ボートとを有するプーアルポー）ＲＡＭ
と、前記入力信号列を外部から与えられるフレーム変換
則の信号により前記デュアルポートＲＡＭに書き込む書
き込み制御回路と、前記プーアルポー）ＲＡＭから前記
書き込み制御回路の書き込みの動作時間と同じ時間に外
部から与えられるフレーム変換則の信号により前記出力
信号列を読み出す読み出し制御回路とを有する。
と出力信号列との間を外部から与えられるフレーム変換
則によりフレーム変換するフレーム変換回路において、
前記入力信号列に対応する入力ポートと前記出力信号列
に対応する出力ボートとを有するプーアルポー）ＲＡＭ
と、前記入力信号列を外部から与えられるフレーム変換
則の信号により前記デュアルポートＲＡＭに書き込む書
き込み制御回路と、前記プーアルポー）ＲＡＭから前記
書き込み制御回路の書き込みの動作時間と同じ時間に外
部から与えられるフレーム変換則の信号により前記出力
信号列を読み出す読み出し制御回路とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図の実施例はプーアルボー）ＲＡＭＩＯＩ。
読み出しアドレス発生回路２０５、読み出し制御回路１
０２、書き込みアドレス発生回路２０６、書き込み制御
回路１０３から構成される。読み出アドレス発生回路２
０５および書き込みアドレス発生回路２０６は従来例と
同一である。
０２、書き込みアドレス発生回路２０６、書き込み制御
回路１０３から構成される。読み出アドレス発生回路２
０５および書き込みアドレス発生回路２０６は従来例と
同一である。
デュアルポートＲＡＭｌ０Ｉは入力ボートと出力ポート
を個別に持ち、データの書き込みおよび読み出しに際し
てアドレスバスとデータパスが競合し々いように独立に
書き込み・読み出しが可能なＲＡＭである。第１図にお
いて入力信号列１を書き込み制御信号９と書き込みアド
レス１０により書き込むと同時に、出力信号列２を読み
出し制御信号５と読み出しアドレス６により読み出して
フレーム変換を行う。読み出し制御回路１０２は読み出
しアドレス発生回路２０５のアドレス１８を受は出力信
号列２０周期のＮ倍（Ｎは整数）の周期の読み出し側の
基準信号３と読み出しクロック４により読み出し制御信
号５と読み出しアドレス６を出力する回路である。書き
込み制御回路１０３は書き込みアドレス発生回路２０６
のアドレス１９を受は読み出し側の基準信号３と同一周
期をもち、位相関係が確立した書き込み側の基準信号７
と読み出しクロック４に対して周波数同期が取れた書き
込みクロック８により書き込み制御信号９と豊き込みア
ドレス１０を出力する回路である。
を個別に持ち、データの書き込みおよび読み出しに際し
てアドレスバスとデータパスが競合し々いように独立に
書き込み・読み出しが可能なＲＡＭである。第１図にお
いて入力信号列１を書き込み制御信号９と書き込みアド
レス１０により書き込むと同時に、出力信号列２を読み
出し制御信号５と読み出しアドレス６により読み出して
フレーム変換を行う。読み出し制御回路１０２は読み出
しアドレス発生回路２０５のアドレス１８を受は出力信
号列２０周期のＮ倍（Ｎは整数）の周期の読み出し側の
基準信号３と読み出しクロック４により読み出し制御信
号５と読み出しアドレス６を出力する回路である。書き
込み制御回路１０３は書き込みアドレス発生回路２０６
のアドレス１９を受は読み出し側の基準信号３と同一周
期をもち、位相関係が確立した書き込み側の基準信号７
と読み出しクロック４に対して周波数同期が取れた書き
込みクロック８により書き込み制御信号９と豊き込みア
ドレス１０を出力する回路である。
次に第１図及び第２図のタイばングチャートを用いて動
作を説明する。今前述の出力信号列２のＮ倍の周期のへ
＝２として、連続信号列から高速のバースト信号列へフ
レーム変換する場合を例にとり説明する。
作を説明する。今前述の出力信号列２のＮ倍の周期のへ
＝２として、連続信号列から高速のバースト信号列へフ
レーム変換する場合を例にとり説明する。
前述のようにプーアルボー）ＲＡＭは書き込み読み出し
が独立に実行できる。したがってメモリセルに順次書き
込まれた信号、または、フレーム変換すべき信号のみ書
き込まれた信号等をフレーム変換則に基づいて読み出し
順序を任意に設定して読み出しフレーム変換することが
できる。
が独立に実行できる。したがってメモリセルに順次書き
込まれた信号、または、フレーム変換すべき信号のみ書
き込まれた信号等をフレーム変換則に基づいて読み出し
順序を任意に設定して読み出しフレーム変換することが
できる。
第２図に示すように、書き込み側の基準信号７は各周期
の書き込み開始の基準となるパルスを出力する。このパ
ルスにより書き込み期間を設定する書き込みアドレス１
０を出力する。へ＝２の場合、書き込みアドレス１０は
１周期をゝゝ０“とゝ１“の２つの論理レベルに分割し
、この２つの論理レベルにしたがい２つの別のメモリ部
に書き込みアドレスを指定する。次に読み出し側を第ｎ
周期につき説明すると、誉き込みアドレスｉｏのゝゝ０
″レベルで曹き込まれた信号は図の矢印に示す読み出し
アドレス６のゝゝ０“レベルにおいて読み出される。
の書き込み開始の基準となるパルスを出力する。このパ
ルスにより書き込み期間を設定する書き込みアドレス１
０を出力する。へ＝２の場合、書き込みアドレス１０は
１周期をゝゝ０“とゝ１“の２つの論理レベルに分割し
、この２つの論理レベルにしたがい２つの別のメモリ部
に書き込みアドレスを指定する。次に読み出し側を第ｎ
周期につき説明すると、誉き込みアドレスｉｏのゝゝ０
″レベルで曹き込まれた信号は図の矢印に示す読み出し
アドレス６のゝゝ０“レベルにおいて読み出される。
すなわち、書き込みアドレス１ｏの最上位（Ｍ。
ｓｔ Ｓｉｇｎａｌ Ｂｉｔ以下ＭＯＢとする）が論理
レベルゝゝ０“の時に書き込まれた入力信号列ｌは、読
み出しアドレス６のＭＯＢの論理レベル“０“で、かつ
、読み出し制御信号５の論理レベルゝゝ０“の時にフレ
ーム変換則に従いバースト状に読み出される。同様に第
ｎ同期の誓き込みアドレス１ｏのＭＳＢが論理レベルゝ
ゝ１“の時に書き込まれた入力信号列ｌは、第ｎ＋１周
期の読み出しアドレス６０Ｍ５Ｂが論理レベル１１“で
、かつ、読み出し制御信号の論理レベル“０“の時に、
フレーム変換則に従いバースト状に読み出される。読み
出し側の基準信号３に対して書き込み側の基準信号７の
位相関係は確立されており、かつ、読み出しクロック４
に対して書き込みクロック８は周波数同期が取られてい
るので書き込みアドレスｌＯのＭＳＢが論理レベル“０
“から論理レベルゝゝｌ“又は論理レベル“ｌ“から論
理レベルゝゝ０“へ変化する時間軸の位置では読み出し
制御信号５により読み出し制御は行なわない。このよう
にプーアルボー）ＲＡＭを使用することにより書き込み
・読み出しを１フレーム内で同時に行うことができ、ま
た、制御回路が簡単な回路で構成できる。
レベルゝゝ０“の時に書き込まれた入力信号列ｌは、読
み出しアドレス６のＭＯＢの論理レベル“０“で、かつ
、読み出し制御信号５の論理レベルゝゝ０“の時にフレ
ーム変換則に従いバースト状に読み出される。同様に第
ｎ同期の誓き込みアドレス１ｏのＭＳＢが論理レベルゝ
ゝ１“の時に書き込まれた入力信号列ｌは、第ｎ＋１周
期の読み出しアドレス６０Ｍ５Ｂが論理レベル１１“で
、かつ、読み出し制御信号の論理レベル“０“の時に、
フレーム変換則に従いバースト状に読み出される。読み
出し側の基準信号３に対して書き込み側の基準信号７の
位相関係は確立されており、かつ、読み出しクロック４
に対して書き込みクロック８は周波数同期が取られてい
るので書き込みアドレスｌＯのＭＳＢが論理レベル“０
“から論理レベルゝゝｌ“又は論理レベル“ｌ“から論
理レベルゝゝ０“へ変化する時間軸の位置では読み出し
制御信号５により読み出し制御は行なわない。このよう
にプーアルボー）ＲＡＭを使用することにより書き込み
・読み出しを１フレーム内で同時に行うことができ、ま
た、制御回路が簡単な回路で構成できる。
本実施例では、書き込み側は順次書き込み、読み出し側
は任意に読み出す場合としたが、書き込み側でフレーム
変換則に従った読み出したいアドレスに任意に書き込み
、読み出し側でそれを順次読み出す場合についても同様
に説明できることは、本実施例より明らかである。又、
本実施例では連続信号列から高速のバースト信号列へフ
レーム変換する場合としたが、逆に高速のバースト信号
列から低速の連続信号列へフレーム変換する場合につい
て同様に説明できることは、本実施例よシ明らかである
。
は任意に読み出す場合としたが、書き込み側でフレーム
変換則に従った読み出したいアドレスに任意に書き込み
、読み出し側でそれを順次読み出す場合についても同様
に説明できることは、本実施例より明らかである。又、
本実施例では連続信号列から高速のバースト信号列へフ
レーム変換する場合としたが、逆に高速のバースト信号
列から低速の連続信号列へフレーム変換する場合につい
て同様に説明できることは、本実施例よシ明らかである
。
以上説明したように本発明は、フレーム変換回路にチー
アルポー）ＲＡＭを用いることにより読み出しと書き込
みが同時に併行して行うことができるので、ＲＡＭは１
つですみ従来のように２つのＲＡＭを読み出しと書き込
みのたびごとに切替えを必要としないため回路が簡単と
なる効果がある。さらに、種々のフレーム変換則に対し
て柔軟に対応できる効果がある。
アルポー）ＲＡＭを用いることにより読み出しと書き込
みが同時に併行して行うことができるので、ＲＡＭは１
つですみ従来のように２つのＲＡＭを読み出しと書き込
みのたびごとに切替えを必要としないため回路が簡単と
なる効果がある。さらに、種々のフレーム変換則に対し
て柔軟に対応できる効果がある。
図である。
１０１・・・・・・デュアルポー１４ＡＭ１１０２・・
・・・・読み出し制御回路、１０３・・・・・・書き込
み制御回路、２０１−１．２−＝＝・ＲＡＭ１２０２−
１．２・・・−・バッファ、２０３°°°゛“選択回路
、２０４−１．２・・・・・・切替回路、２０５・・・
・・・読み出しアドレス発生回路、２０６・・・・・・
書き込みアドレス発生回路、２０７・・・・・・制御回
路、２０８・・・・・・反転ゲート。
・・・・読み出し制御回路、１０３・・・・・・書き込
み制御回路、２０１−１．２−＝＝・ＲＡＭ１２０２−
１．２・・・−・バッファ、２０３°°°゛“選択回路
、２０４−１．２・・・・・・切替回路、２０５・・・
・・・読み出しアドレス発生回路、２０６・・・・・・
書き込みアドレス発生回路、２０７・・・・・・制御回
路、２０８・・・・・・反転ゲート。
代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 速度の異なる入力信号列と出力信号列との間を外部か
ら与えられるフレーム変換則により変換するフレーム変
換回路において、 前記入力信号列に対応する入力ポートと前記出力信号列
に対応する出力ポートとを有するデュアルポートＲＡＭ
と、 前記入力信号列を外部から与えられるフレーム変換則の
信号により前記デュアルポートＲＡＭに書き込む書き込
み制御回路と、 前記デュアルポートＲＡＭから前記書き込み制御回路の
書き込みの動作時間と同じ時間に外部から与えられるフ
レーム変換則の信号により前記出力信号列を読み出す読
み出し制御回路とを有することを特徴とするフレーム変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269704A JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63269704A JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02114732A true JPH02114732A (ja) | 1990-04-26 |
| JPH0750876B2 JPH0750876B2 (ja) | 1995-05-31 |
Family
ID=17476024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63269704A Expired - Lifetime JPH0750876B2 (ja) | 1988-10-25 | 1988-10-25 | フレーム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750876B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122741A (ja) * | 1988-11-01 | 1990-05-10 | Toshiba Corp | 多重化フレーム変換回路 |
| JPH04302554A (ja) * | 1991-03-29 | 1992-10-26 | Anritsu Corp | パルス列変換装置 |
| US6421351B1 (en) | 1997-08-26 | 2002-07-16 | Nec Corporation | Cell phase control device applicable to data of size exceeding fixed length defined in advance with respect to cell length of write pulse signal or read pulse |
-
1988
- 1988-10-25 JP JP63269704A patent/JPH0750876B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122741A (ja) * | 1988-11-01 | 1990-05-10 | Toshiba Corp | 多重化フレーム変換回路 |
| JPH04302554A (ja) * | 1991-03-29 | 1992-10-26 | Anritsu Corp | パルス列変換装置 |
| US6421351B1 (en) | 1997-08-26 | 2002-07-16 | Nec Corporation | Cell phase control device applicable to data of size exceeding fixed length defined in advance with respect to cell length of write pulse signal or read pulse |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750876B2 (ja) | 1995-05-31 |
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