JPS6327136A - デイジタル信号書き込み読み出し制御回路 - Google Patents
デイジタル信号書き込み読み出し制御回路Info
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- JPS6327136A JPS6327136A JP61171397A JP17139786A JPS6327136A JP S6327136 A JPS6327136 A JP S6327136A JP 61171397 A JP61171397 A JP 61171397A JP 17139786 A JP17139786 A JP 17139786A JP S6327136 A JPS6327136 A JP S6327136A
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- Japan
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- circuit
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- write
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 16
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000001934 delay Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタルデータのフレーム毎の同門をとりつ
つ、記憶手段に書き込み、又は記憶手段から上記データ
を読み出すディジタル信号書き込み読み出し制御回路に
関する。
つ、記憶手段に書き込み、又は記憶手段から上記データ
を読み出すディジタル信号書き込み読み出し制御回路に
関する。
（従来の技術）
従来この種のディジタル信号書き込み読み出し制御回路
としては第３図に示す様なものが利用されて来た。フレ
ーム同期回路２１で入力したデジタル入力信号のフレー
ム同期をとり、フレーム同期回路２１に内蔵するフレー
ムカウンタをデコーダ２２でデコードし、書き込み制御
パルスを作成する。一方、書き込み位相と読み出し位相
を比較器２４で比較し、この双方の位相がおる領域で接
近しているならば対応する遅延回路２６−１゜・・・・
・・２６−ｍ＋１の挿脱を制御する。即ち、書きかを選
択回路２３で選択し、対応するエラスティックメモリ２
８に書き込む。またディジタル信号（発明が解決しよう
とする問題点） 上述したディジタル信＠ｓぎ込み読み出し制御回路は、
１フレーム分のフレームメモリとして複数のエラスティ
ックメモリ２８−１．・・・・・・２８−ｍでＨａ成し
、各エラスティックメモリ２８−１゜・・・・・・２８
−ｍに書き込まれるディジタル入力信号のフレーム上の
位置に対応して占き込み制御パルスを作成し、中継伝送
路の遅延変動等による最大遅延但に等しい遅延回路２６
−１．・・・・・・２６−ｍ。
としては第３図に示す様なものが利用されて来た。フレ
ーム同期回路２１で入力したデジタル入力信号のフレー
ム同期をとり、フレーム同期回路２１に内蔵するフレー
ムカウンタをデコーダ２２でデコードし、書き込み制御
パルスを作成する。一方、書き込み位相と読み出し位相
を比較器２４で比較し、この双方の位相がおる領域で接
近しているならば対応する遅延回路２６−１゜・・・・
・・２６−ｍ＋１の挿脱を制御する。即ち、書きかを選
択回路２３で選択し、対応するエラスティックメモリ２
８に書き込む。またディジタル信号（発明が解決しよう
とする問題点） 上述したディジタル信＠ｓぎ込み読み出し制御回路は、
１フレーム分のフレームメモリとして複数のエラスティ
ックメモリ２８−１．・・・・・・２８−ｍでＨａ成し
、各エラスティックメモリ２８−１゜・・・・・・２８
−ｍに書き込まれるディジタル入力信号のフレーム上の
位置に対応して占き込み制御パルスを作成し、中継伝送
路の遅延変動等による最大遅延但に等しい遅延回路２６
−１．・・・・・・２６−ｍ。
２６−ｍ＋１を、ディジタル入力信号のみならず、各エ
ラスティックメモリ２８−１．・・・・・・２８−ｍへ
のすべての書き込み制御パルスについて具備する必要が
あり、ハードウェアが増大するという欠点を有していた
。
ラスティックメモリ２８−１．・・・・・・２８−ｍへ
のすべての書き込み制御パルスについて具備する必要が
あり、ハードウェアが増大するという欠点を有していた
。
本発明は上記問題点に鑑みてなされたもので、簡易な構
成によりディジタル信号をフレーム毎に同期して書き込
み又は読み出すことのできるディジタル信号書き込み読
み出し制御回路を提供することを目的とする。
成によりディジタル信号をフレーム毎に同期して書き込
み又は読み出すことのできるディジタル信号書き込み読
み出し制御回路を提供することを目的とする。
（問題点を解決するための手段）
前述の問題点を解決し上記目的を達成するために本発明
が提供する手段は、フレーム毎に伝送されるディジタル
データを入力したとぎフレームカウンタを作動してフレ
ーム同期をとるフレーム同期回路と、前期フレームカウ
ンタのカウント出力に基づいて書き込み制御パルスを出
力するデコーダと、前記１フレーム分のディジタルデー
タを複数分割し該分割数と同数のエラステックメモリに
対応して上記分割された各ディジタルデータを書き込む
データ書き込み手段と、該データ書き込み手段に格納さ
れたデータを所定のタイミングで順次読み出すデータ読
み出し手段とを備えたディジタル信号書き込み読み出し
制御回路であって、前記ディジタルデータを所定の間だ
け遅延する遅延回路と、該遅延回路により遅延されたデ
ィジタルデータと遅延を受けないディジタルデータとを
選択して前記データよき込み手段に出力する第１の選択
回路と、前記デコーダの信号を入力し前記遅延回路によ
り遅延されたディジタルデータと遅延を受りないディジ
タルデータとのいずれかに相応する占き込み制御パルス
を選択して前記データ書き込み手段に出力する第２の選
択回路と、前記フレーム同期回路の出き込み泣を目と前
記データ読み出し手段の読み出し位相とを比較し該比較
結果に基づいて上記第１の選択回路及び第２の選択回路
を制御する比較制御手段とを設けたことを特徴とする。
が提供する手段は、フレーム毎に伝送されるディジタル
データを入力したとぎフレームカウンタを作動してフレ
ーム同期をとるフレーム同期回路と、前期フレームカウ
ンタのカウント出力に基づいて書き込み制御パルスを出
力するデコーダと、前記１フレーム分のディジタルデー
タを複数分割し該分割数と同数のエラステックメモリに
対応して上記分割された各ディジタルデータを書き込む
データ書き込み手段と、該データ書き込み手段に格納さ
れたデータを所定のタイミングで順次読み出すデータ読
み出し手段とを備えたディジタル信号書き込み読み出し
制御回路であって、前記ディジタルデータを所定の間だ
け遅延する遅延回路と、該遅延回路により遅延されたデ
ィジタルデータと遅延を受けないディジタルデータとを
選択して前記データよき込み手段に出力する第１の選択
回路と、前記デコーダの信号を入力し前記遅延回路によ
り遅延されたディジタルデータと遅延を受りないディジ
タルデータとのいずれかに相応する占き込み制御パルス
を選択して前記データ書き込み手段に出力する第２の選
択回路と、前記フレーム同期回路の出き込み泣を目と前
記データ読み出し手段の読み出し位相とを比較し該比較
結果に基づいて上記第１の選択回路及び第２の選択回路
を制御する比較制御手段とを設けたことを特徴とする。
（実施例）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示したブロック図であり、
第２図はその動作を示すタイミング図で必る。第２図に
おいて、ディジタル入力像Ｍ（ＤＡＴＡ ｔＮ）の］
フレームをｍ個に分割し、最初のｍ−１個は２ｎビツト
の容量をもつエラステックメモリ８−１〜８− （ｍ−
１＞に対応させ、最後のにビット（ｋ＜２ｎ）はエラス
ティックメモリ８−ｍに対応させる。
第２図はその動作を示すタイミング図で必る。第２図に
おいて、ディジタル入力像Ｍ（ＤＡＴＡ ｔＮ）の］
フレームをｍ個に分割し、最初のｍ−１個は２ｎビツト
の容量をもつエラステックメモリ８−１〜８− （ｍ−
１＞に対応させ、最後のにビット（ｋ＜２ｎ）はエラス
ティックメモリ８−ｍに対応させる。
ディジタル入力信号１０を受信すると、フレーム同期回
路１でフレーム同期がとられる。フレーム同期回路１に
内蔵するフレームカウンタの出力をデコーダ２でデコー
ドし、書き込み制御パルス１３（第２図のＷＣ１〜ＷＣ
ｍ＋１）を作成する。
路１でフレーム同期がとられる。フレーム同期回路１に
内蔵するフレームカウンタの出力をデコーダ２でデコー
ドし、書き込み制御パルス１３（第２図のＷＣ１〜ＷＣ
ｍ＋１）を作成する。
一方、フレーム同期回路１から出力される書き込み位相
伝号１４と読み出し位相１！号１２とを比較器４で比較
し、この双方の位相が予め定められた所定時間内に接近
したならば書き込み位相をフレーム同期回路１内でスキ
ップさせると共に１／２分周器５を反転させる。この分
周器５の反転により、選択回路７を制御する。即ちエラ
スティックメモリ８−１〜８−ｍに入力されるディジタ
ル信号に対して、遅延回路が挿入されていた場合には汰
き、又、逆に遅延回路が挿入されていなかった場合には
遅延回路を挿入する。書き込み制御パルス１３について
も遅延回路が挿入されている場合にはＷＣ２〜ＷＣｒｒ
＋＋１を、又遅延が挿入されていない場合にはＷＣ１〜
ＷＣｍを選択回路３で選１尺し、エラスティックメモリ
８−１〜８−ｍにイ共給する。
伝号１４と読み出し位相１！号１２とを比較器４で比較
し、この双方の位相が予め定められた所定時間内に接近
したならば書き込み位相をフレーム同期回路１内でスキ
ップさせると共に１／２分周器５を反転させる。この分
周器５の反転により、選択回路７を制御する。即ちエラ
スティックメモリ８−１〜８−ｍに入力されるディジタ
ル信号に対して、遅延回路が挿入されていた場合には汰
き、又、逆に遅延回路が挿入されていなかった場合には
遅延回路を挿入する。書き込み制御パルス１３について
も遅延回路が挿入されている場合にはＷＣ２〜ＷＣｒｒ
＋＋１を、又遅延が挿入されていない場合にはＷＣ１〜
ＷＣｍを選択回路３で選１尺し、エラスティックメモリ
８−１〜８−ｍにイ共給する。
読み出し動作については、書き込み動作とは別個独立し
てなされる。即ら、読み出し制御回路９から読み出し制
御パルスを発生し、エラスティックメモリ８−１〜８−
ｍよりディジタル出力信号１１を得る。
てなされる。即ら、読み出し制御回路９から読み出し制
御パルスを発生し、エラスティックメモリ８−１〜８−
ｍよりディジタル出力信号１１を得る。
（発明の効果）
以上の説明から明らかなように本発明によれば、エラス
ティックメモリの容徂と等しくかつ、中継伝送路の遅延
変動等による最大遅延量より大きな遅延ビット数をもつ
遅延回路をディジタル入力信号についてのみ具備すれば
良く、また、エラスティックメモリへの書き込み制御パ
ルスについては、第２図で示すようにＷＣと’ｌ／’／
Ｃ以外のＷｌ ｍ＋１ Ｃ２〜ＷＣｍ−１が共通に使用できるから、出き込み制
御パレスを遅延させるための遅延回路を必要とせずハー
ドウェアを低減できる効果がある。
ティックメモリの容徂と等しくかつ、中継伝送路の遅延
変動等による最大遅延量より大きな遅延ビット数をもつ
遅延回路をディジタル入力信号についてのみ具備すれば
良く、また、エラスティックメモリへの書き込み制御パ
ルスについては、第２図で示すようにＷＣと’ｌ／’／
Ｃ以外のＷｌ ｍ＋１ Ｃ２〜ＷＣｍ−１が共通に使用できるから、出き込み制
御パレスを遅延させるための遅延回路を必要とせずハー
ドウェアを低減できる効果がある。
第１図は本発明の一実施例のブロック図であり、第２図
は第１図の実施例の動作を示すタイミング図である。第
３図は従来のディジタル信号占き込み読み出し制御回路
を示すブロック図でおる。 １．２１・・・フレーム同期回路、２，２２・・・デコ
ーダ、３，７．２３・・・選択回路、４，２４・・・比
較器、５，２５・・・分周器、６，２６・・・遅延回路
、８．２８・・・エラスティックメモリ、９，２９・・
・読み出し制御回路。
は第１図の実施例の動作を示すタイミング図である。第
３図は従来のディジタル信号占き込み読み出し制御回路
を示すブロック図でおる。 １．２１・・・フレーム同期回路、２，２２・・・デコ
ーダ、３，７．２３・・・選択回路、４，２４・・・比
較器、５，２５・・・分周器、６，２６・・・遅延回路
、８．２８・・・エラスティックメモリ、９，２９・・
・読み出し制御回路。
Claims (1)
- 【特許請求の範囲】 フレーム毎に伝送されるディジタルデータを入力したと
きフレームカウンタを作動してフレーム同期をとるフレ
ーム同期回路と、前記フレームカウンタのカウント出力
に基づいて書き込み制御パルスを出力するデコーダと、
前記１フレーム分のディジタルデータを複数分割し該分
割数と同数のエラステックメモリに対応して上記分割さ
れた各ディジタルデータを書き込むデータ書み込み手段
と、該データ書き込み手段に格納されたデータを所定の
タイミングで順次読み出すデータ読み出し手段とを備え
たディジタル信号書き込み読み出し制御回路において、 前記ディジタルデータを所定の間だけ遅延する遅延回路
と、該遅延回路により遅延されたディジタルデータと遅
延を受けないディジタルデータとを選択して前記データ
書き込み手段に出力する第１の選択回路と、前記デコー
ダの信号を入力し前記遅延回路により遅延されたディジ
タルデータと遅延を受けないディジタルデータとのいず
れかに相応する書き込み制御パルスを選択して前記デー
タ書き込み手段に出力する第２の選択回路と、前記フレ
ーム同期回路の書き込み位相と前記データ読み出し手段
の読み出し位相とを比較し該比較結果に基づいて上記第
１の選択回路及び第２の選択回路を制御する比較制御手
段とを設けたことを特徴とするディジタル信号書き込み
読み出し制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171397A JPS6327136A (ja) | 1986-07-21 | 1986-07-21 | デイジタル信号書き込み読み出し制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171397A JPS6327136A (ja) | 1986-07-21 | 1986-07-21 | デイジタル信号書き込み読み出し制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327136A true JPS6327136A (ja) | 1988-02-04 |
Family
ID=15922397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171397A Pending JPS6327136A (ja) | 1986-07-21 | 1986-07-21 | デイジタル信号書き込み読み出し制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184919A (ja) * | 1989-01-12 | 1990-07-19 | Fujitsu Ltd | フレームアライン方式 |
-
1986
- 1986-07-21 JP JP61171397A patent/JPS6327136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184919A (ja) * | 1989-01-12 | 1990-07-19 | Fujitsu Ltd | フレームアライン方式 |
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