JPH027150A - メモリ面切替え制御方式 - Google Patents
メモリ面切替え制御方式Info
- Publication number
- JPH027150A JPH027150A JP15675388A JP15675388A JPH027150A JP H027150 A JPH027150 A JP H027150A JP 15675388 A JP15675388 A JP 15675388A JP 15675388 A JP15675388 A JP 15675388A JP H027150 A JPH027150 A JP H027150A
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- JP
- Japan
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- memory
- reading
- writing
- data
- read
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- Pending
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- 238000000034 method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数メモリ面の書込み／読み出し制御に係り、
特に、制御クロックとデータサイクルが同じ場合に好適
なメモリ面切替え制御方式に関する。
特に、制御クロックとデータサイクルが同じ場合に好適
なメモリ面切替え制御方式に関する。
従来の、メモリを２面使用した装置としては、ＮＴＴ電
気通信研究所、研究実用化報告第３６巻第８号（１９８
７年）第９７８頁〜第９８３頁（図３）に記載の、■イ
ンタフェース交換システムのハードウェアがある。この
従来技術では、通話メモリをＡ面、Ｂ面の２面設け、フ
レーム単位動作モード切替え信号及びフレーム単位切替
信号により書込み面と読出し面をフレーム単位で切替え
ている。この従来の面切替え方式の場合、第５図に示す
ように、Ｂメモリ面に書込んだデータを読み出す場合、
２フレーム遅れる問題がある。従って、このメモリ面切
替え方式を保持メモリに使用すると、同様に制御時間と
して２フレームを必要とし、接続時間の遅延をきたす問
題が生じる。
気通信研究所、研究実用化報告第３６巻第８号（１９８
７年）第９７８頁〜第９８３頁（図３）に記載の、■イ
ンタフェース交換システムのハードウェアがある。この
従来技術では、通話メモリをＡ面、Ｂ面の２面設け、フ
レーム単位動作モード切替え信号及びフレーム単位切替
信号により書込み面と読出し面をフレーム単位で切替え
ている。この従来の面切替え方式の場合、第５図に示す
ように、Ｂメモリ面に書込んだデータを読み出す場合、
２フレーム遅れる問題がある。従って、このメモリ面切
替え方式を保持メモリに使用すると、同様に制御時間と
して２フレームを必要とし、接続時間の遅延をきたす問
題が生じる。
一方、上記従来の保持メモリにおいては、第４図に示す
ように、１つのデータ幅内に書込みと読み出しを行うこ
とが出来たため、読み出しは書込みと読み出しのタイミ
ング位相によシ決まり、１フレームしか遅れないように
構成されている。
ように、１つのデータ幅内に書込みと読み出しを行うこ
とが出来たため、読み出しは書込みと読み出しのタイミ
ング位相によシ決まり、１フレームしか遅れないように
構成されている。
これは、データ速度に対してクロック速度が速い場合の
み可能であるが、伝送速度を上げた場合、たとえば、Ｓ
２ Ｍ ｂ ／ ｓ等の伝送速度とした場合、デイ−
ティ５０％を確保し、書込みと読み出しを行なうために
は伝送速度の２倍の６４ＭＨｚが必要となる。しかし、
６４ＭＨｚは伝送特性上使用するのが難しい問題がある
ため、伝送速度と等しい３２ＭＨｚのクロックを用いざ
るをえないことになる。この様な理由により、伝送速度
とクロックが等しい場合は、データの書込みとデータの
読み出しを同じ時間に実施するため、前述した様に、メ
モリ面を２面持ち、−面を書込み用、他方を読み出し用
として構成するととＫなる。しかし、前述したごとく、
従来の技術においては、データを読み出す時間が遅れ、
接続遅延を生じる問題がある。
み可能であるが、伝送速度を上げた場合、たとえば、Ｓ
２ Ｍ ｂ ／ ｓ等の伝送速度とした場合、デイ−
ティ５０％を確保し、書込みと読み出しを行なうために
は伝送速度の２倍の６４ＭＨｚが必要となる。しかし、
６４ＭＨｚは伝送特性上使用するのが難しい問題がある
ため、伝送速度と等しい３２ＭＨｚのクロックを用いざ
るをえないことになる。この様な理由により、伝送速度
とクロックが等しい場合は、データの書込みとデータの
読み出しを同じ時間に実施するため、前述した様に、メ
モリ面を２面持ち、−面を書込み用、他方を読み出し用
として構成するととＫなる。しかし、前述したごとく、
従来の技術においては、データを読み出す時間が遅れ、
接続遅延を生じる問題がある。
上記従来技術によるメモリ面切替え方式においては、デ
ータの遅延について配慮がされておらず、これをそのま
ま保持メモリの面切替え方式とじて採用すると、接続遅
延が大きいという問題がある。
ータの遅延について配慮がされておらず、これをそのま
ま保持メモリの面切替え方式とじて採用すると、接続遅
延が大きいという問題がある。
本発明の目的は、接続遅延時間が小さいメモリ面切替え
方式を提供することにある。
方式を提供することにある。
上記目的は、メモリ書込み時に、読み出し中のメモリ面
と書込み中のメモリ面とを一時的に切替え、読み出し中
であったメモリ面にデータの書込みを行なうことで、達
成される。
と書込み中のメモリ面とを一時的に切替え、読み出し中
であったメモリ面にデータの書込みを行なうことで、達
成される。
読み出し中のメモリと書込み用メモリとの面切替えにお
いて、書込み用のメモリに書き込んだ後、面切替えを実
行し、今までの読み出し用を書込み用に、書込み用を読
み出し用とし、同じデータを同じアドレスに連続して両
面に書き込む。その時、読み出し用メモリの内容は、前
回読み出し用メモリの内容と同じであるため、何ら問題
なく読み出してよく、また、たまたま、読み出しアドレ
スが書込んだアドレスの１つ前の場合は、１フレーム後
に書込んだ内容が読み出され、又、それ以外であれば、
１７レ一ム以内で読み出されることになり、１フレ一ム
以上遅れて読み出されることがない。
いて、書込み用のメモリに書き込んだ後、面切替えを実
行し、今までの読み出し用を書込み用に、書込み用を読
み出し用とし、同じデータを同じアドレスに連続して両
面に書き込む。その時、読み出し用メモリの内容は、前
回読み出し用メモリの内容と同じであるため、何ら問題
なく読み出してよく、また、たまたま、読み出しアドレ
スが書込んだアドレスの１つ前の場合は、１フレーム後
に書込んだ内容が読み出され、又、それ以外であれば、
１７レ一ム以内で読み出されることになり、１フレ一ム
以上遅れて読み出されることがない。
以下、本発明の一実施例を第１図、第２図、第３図によ
り説明する。
り説明する。
第１図において、１はメモリ面切替え制御回路、２はシ
ーケンシャルアドレスカウンタ、３はＡ面アドレス切替
え回路、４はＢ面アドレス切替え回路、５はメモリ面Ａ
、６はメモリ面Ｂ、 ７は出力選択回路である。又、
第２図は第１図に示す面切替え制御回路１の内部回路図
であり、１１は１次アドレス保持回路、１２は１次デー
タ保持回路、１３は制御信号保持回路、１４は２次アド
レス保持回路、１５は２次データ保持回路、１６はシフ
トレジスタである。又、第３図は、第１図、第２図に示
す回路の動作を説明するタイムチャートを示したもので
ある。
ーケンシャルアドレスカウンタ、３はＡ面アドレス切替
え回路、４はＢ面アドレス切替え回路、５はメモリ面Ａ
、６はメモリ面Ｂ、 ７は出力選択回路である。又、
第２図は第１図に示す面切替え制御回路１の内部回路図
であり、１１は１次アドレス保持回路、１２は１次デー
タ保持回路、１３は制御信号保持回路、１４は２次アド
レス保持回路、１５は２次データ保持回路、１６はシフ
トレジスタである。又、第３図は、第１図、第２図に示
す回路の動作を説明するタイムチャートを示したもので
ある。
第１図において、クロック、アドレス情報、データ、書
込制御信号ＣＴＬは、夫々、面切替え制御回路１のＣＬ
Ｋ、ＩＡＤＲ，ＩＤＡＴＡ、ＣＴＬ端子に入力される。
込制御信号ＣＴＬは、夫々、面切替え制御回路１のＣＬ
Ｋ、ＩＡＤＲ，ＩＤＡＴＡ、ＣＴＬ端子に入力される。
面切替え制御回路１の０ＡＤＲ端子からは入力されたア
ドレス情報が出力され、これはＡ、Ｂ面アドレス切替回
路３，４の０端子だ入力される。Ａ、Ｂ面アドレス切替
回路３゜４の１端子には、シーケンシャルアドレスカウ
ンタ２の出力が入力され、シーケンシャルアドレスカウ
ンタ２にはクロックとフレーム情報が入力される。Ａ、
Ｂ面アドレス切替回路５，４の切替制御端子Ｓは、夫々
面切替え制御回路１のＳ Ｉｉｉ Ｌ Ａ。
ドレス情報が出力され、これはＡ、Ｂ面アドレス切替回
路３，４の０端子だ入力される。Ａ、Ｂ面アドレス切替
回路３゜４の１端子には、シーケンシャルアドレスカウ
ンタ２の出力が入力され、シーケンシャルアドレスカウ
ンタ２にはクロックとフレーム情報が入力される。Ａ、
Ｂ面アドレス切替回路５，４の切替制御端子Ｓは、夫々
面切替え制御回路１のＳ Ｉｉｉ Ｌ Ａ。
Ｓ ｇＬＢ出力端子に接続され、各Ａ、Ｂ面アドアドレ
ス切替回路４は、Ｓ端子の入力が“Ｌ＃レベルのときは
０端子入力を、気Ｈ〃レベルのときは１端子入力を選択
してこれを夫々メモリ面Ａ、Ｂのアドレス情報として出
力する。メモリ面Ａ、Ｂの書込制御端子ＷＥＡ 、ＷＥ
Ｂは夫々面切替え制御回路１のＷ ＥＲＡ 、ＷＥＢ出
力端子に接続され、書込制御信号ＷＥＡ、ＷＥＢが％Ｈ
Ｉレベルのとき、当該メモリ面のＤＩＮ端子に面切替え
制御回路１のＤＩＮ出力端子から出力されるデータを書
き込み、鬼Ｌｌレベルのとき、当該メモリ面に書き込ま
れているデータをＤＯＵ’！’端子から読み出す。出力
選択回路７の０端子、１端子は夫々メモリ面Ａ、ＢのＤ
Ｏｔ）Ｔに接続され、出力選択回路７の選択制御端子Ｓ
に面切替え制御回路１の５ＥＬＯの出力端子から％Ｌ＃
、％ＨＩレベルが出力されると、出力選択回路７は、０
端子、１端子入力を選択してこれを下位装置に出力する
様になっている。上述した構成により、面切替え制御回
路１が、ＷＢＡ 、ＷＩＢレベル信号を交互に切り替え
ることで、メモリ面Ａ、Ｂの書込／読出を交互に行なわ
せる。
ス切替回路４は、Ｓ端子の入力が“Ｌ＃レベルのときは
０端子入力を、気Ｈ〃レベルのときは１端子入力を選択
してこれを夫々メモリ面Ａ、Ｂのアドレス情報として出
力する。メモリ面Ａ、Ｂの書込制御端子ＷＥＡ 、ＷＥ
Ｂは夫々面切替え制御回路１のＷ ＥＲＡ 、ＷＥＢ出
力端子に接続され、書込制御信号ＷＥＡ、ＷＥＢが％Ｈ
Ｉレベルのとき、当該メモリ面のＤＩＮ端子に面切替え
制御回路１のＤＩＮ出力端子から出力されるデータを書
き込み、鬼Ｌｌレベルのとき、当該メモリ面に書き込ま
れているデータをＤＯＵ’！’端子から読み出す。出力
選択回路７の０端子、１端子は夫々メモリ面Ａ、ＢのＤ
Ｏｔ）Ｔに接続され、出力選択回路７の選択制御端子Ｓ
に面切替え制御回路１の５ＥＬＯの出力端子から％Ｌ＃
、％ＨＩレベルが出力されると、出力選択回路７は、０
端子、１端子入力を選択してこれを下位装置に出力する
様になっている。上述した構成により、面切替え制御回
路１が、ＷＢＡ 、ＷＩＢレベル信号を交互に切り替え
ることで、メモリ面Ａ、Ｂの書込／読出を交互に行なわ
せる。
第２図において、入力信号であるアドレス情報ＩＡＤＲ
，データＩＤＡＴＡ、書込制御信号ＣＴＬは、第３図に
示すタイムチャートの如く同位相で入力する。入力され
た３つの信号は、夫々保持回路１１．１２．１３に保持
される。保持回路１３により書込制御信号ＣＴＬから保
持されると、クロックＣＬＫ及び保持回路１５の出力が
入力されるアンドゲート１７の出力信号により、保持口
＠１１，１２に保持されたアドレス情報及びデータは夫
々２次保持回路１４．１５に移される。−方、シフトレ
ジスタ１６に入力された書込制御信号ＣＴＬは、第３図
に示すＷＥＡ 、ＷＥＢ 、５ｋｉＬＯ，５ＥＬＡ 、
Ｓ］１ｉｔＬＢ信号と成って出力される。これにより、
書き込み制御信号Ｃ’ｌ’Ｌが入力されると、アドレス
情報及びデータ情報は、２デ一タタイミング間保持され
、初めのデータ長でメモリ面Ｂに書込まれ、次のデータ
長でメモリ面Ａに同じデータが書込まれる。又、メモリ
面Ａが書込みモード（ＷＢＡが気ＨＩ）の時は、ＷＦｉ
Ｂが噺ＬＩで５Ｅｉｌ、Ｂが嘱ＨＩ且つ５ＥＬＯが嘱Ｈ
１となシ、メモリ面Ｂが、第１図のＢ面アドレス切替え
回路４を介しシーケンシャルアドレス指定で読み出され
、出力選択回路７のメモリ面Ｂの選択によりメモリ面Ｂ
が読み出しとなる。次に、第２図のシフトレジスタ１６
のＱ２出力にＣＴＬ信号が移ると、２次アドレス保持回
路１４及び２次データ保持回路１５のリセッ）Ｒが入力
され、データが初期設定されると同時に、５ＦｔＬＡが
嘱ＨＩＳＨＬＢが’ＬＩ ＳｇＬＯが％Ｌ’ ＷＩ
ＩＡが％Ｈ１となり、メモリ面Ａが読み出し状態となる
。
，データＩＤＡＴＡ、書込制御信号ＣＴＬは、第３図に
示すタイムチャートの如く同位相で入力する。入力され
た３つの信号は、夫々保持回路１１．１２．１３に保持
される。保持回路１３により書込制御信号ＣＴＬから保
持されると、クロックＣＬＫ及び保持回路１５の出力が
入力されるアンドゲート１７の出力信号により、保持口
＠１１，１２に保持されたアドレス情報及びデータは夫
々２次保持回路１４．１５に移される。−方、シフトレ
ジスタ１６に入力された書込制御信号ＣＴＬは、第３図
に示すＷＥＡ 、ＷＥＢ 、５ｋｉＬＯ，５ＥＬＡ 、
Ｓ］１ｉｔＬＢ信号と成って出力される。これにより、
書き込み制御信号Ｃ’ｌ’Ｌが入力されると、アドレス
情報及びデータ情報は、２デ一タタイミング間保持され
、初めのデータ長でメモリ面Ｂに書込まれ、次のデータ
長でメモリ面Ａに同じデータが書込まれる。又、メモリ
面Ａが書込みモード（ＷＢＡが気ＨＩ）の時は、ＷＦｉ
Ｂが噺ＬＩで５Ｅｉｌ、Ｂが嘱ＨＩ且つ５ＥＬＯが嘱Ｈ
１となシ、メモリ面Ｂが、第１図のＢ面アドレス切替え
回路４を介しシーケンシャルアドレス指定で読み出され
、出力選択回路７のメモリ面Ｂの選択によりメモリ面Ｂ
が読み出しとなる。次に、第２図のシフトレジスタ１６
のＱ２出力にＣＴＬ信号が移ると、２次アドレス保持回
路１４及び２次データ保持回路１５のリセッ）Ｒが入力
され、データが初期設定されると同時に、５ＦｔＬＡが
嘱ＨＩＳＨＬＢが’ＬＩ ＳｇＬＯが％Ｌ’ ＷＩ
ＩＡが％Ｈ１となり、メモリ面Ａが読み出し状態となる
。
これにより、両メモリ面に連続してデータを書き込むこ
とが可能となり、データ読み出しが１７レ一ム以上遅れ
ることが無くなる。
とが可能となり、データ読み出しが１７レ一ム以上遅れ
ることが無くなる。
本発明によれば、複数メモリ面の連続書き込みが可能と
なるため、シーケンシャルにデータを読み出す場合、デ
ータ読み出しＩＩＣｊＩＣ−ム以上遅延することが防げ
る効果がある。
なるため、シーケンシャルにデータを読み出す場合、デ
ータ読み出しＩＩＣｊＩＣ−ム以上遅延することが防げ
る効果がある。
第１図は本発明の一実施例に係る面切替え制御装置の構
成図、第２図は第１図に示す面切替え制御回路の詳細構
成図、第３図は第１図及び第２図に示す回路の動作を説
明するタイムチャート、第４図及び第５図は従来技術の
問題点を説明するタイムチャートである。 １・・・・・・面切替え制御回路、２・・・・・・シー
ケンシャルアドレスカウンタ、３・・・・・・Ａ面アド
レス切替回路、４・・・・・・Ｂ面アドレス切替回路、
５・・・・・・メモリ面Ａ、６・・・・・・メモリ面Ｂ
、 ７・・・・・・出力選択回路、１１・・・・・・
１次アドレス保持回路、１２・・・・・・１次データ保
持回路、１３・・・・・・制御信号保持回路、１４・・
・・・・２次アドレス保持回路、１５・・・・・・２次
データ保持回路、１６・・・・・・シフトレジスタ、１
７・・・・・・アンドゲート。
成図、第２図は第１図に示す面切替え制御回路の詳細構
成図、第３図は第１図及び第２図に示す回路の動作を説
明するタイムチャート、第４図及び第５図は従来技術の
問題点を説明するタイムチャートである。 １・・・・・・面切替え制御回路、２・・・・・・シー
ケンシャルアドレスカウンタ、３・・・・・・Ａ面アド
レス切替回路、４・・・・・・Ｂ面アドレス切替回路、
５・・・・・・メモリ面Ａ、６・・・・・・メモリ面Ｂ
、 ７・・・・・・出力選択回路、１１・・・・・・
１次アドレス保持回路、１２・・・・・・１次データ保
持回路、１３・・・・・・制御信号保持回路、１４・・
・・・・２次アドレス保持回路、１５・・・・・・２次
データ保持回路、１６・・・・・・シフトレジスタ、１
７・・・・・・アンドゲート。
Claims (1)
- １、複数のメモリ面と、該複数メモリ面に読み出し及び
書込みアドレスとを各々設定可能な切替え回路と、該複
数メモリ面からの出力信号を選択する選択回路と、該切
替え回路、該選択回路及び該複数メモリ面の書込み／読
み出しを制御する制御回路を備える装置において、メモ
リ書込み時に、読み出し中のメモリ面と書込み中のメモ
リ面を一時的に切替え、読み出し中であったメモリ面に
データの書込みを行なうことを特徴とするメモリ面切替
え制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15675388A JPH027150A (ja) | 1988-06-27 | 1988-06-27 | メモリ面切替え制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15675388A JPH027150A (ja) | 1988-06-27 | 1988-06-27 | メモリ面切替え制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027150A true JPH027150A (ja) | 1990-01-11 |
Family
ID=15634564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15675388A Pending JPH027150A (ja) | 1988-06-27 | 1988-06-27 | メモリ面切替え制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590888A (en) * | 1992-12-11 | 1997-01-07 | Firma Carl Freudenberg | Seal for the gas-tight mounting of an intake manifold on the cylinder head of an internal combustion engine |
-
1988
- 1988-06-27 JP JP15675388A patent/JPH027150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5590888A (en) * | 1992-12-11 | 1997-01-07 | Firma Carl Freudenberg | Seal for the gas-tight mounting of an intake manifold on the cylinder head of an internal combustion engine |
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