JPH0220131A - フレーム変換器 - Google Patents

フレーム変換器

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JPH0220131A
JPH0220131A JP63170073A JP17007388A JPH0220131A JP H0220131 A JPH0220131 A JP H0220131A JP 63170073 A JP63170073 A JP 63170073A JP 17007388 A JP17007388 A JP 17007388A JP H0220131 A JPH0220131 A JP H0220131A
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    • H04J3/16Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605Fixed allocated frame structures
    • H04J3/1623Plesiochronous digital hierarchy [PDH]
    • H04J3/1635Format conversion, e.g. CEPT/US

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明はディジタル通信分野において使用されるフレー
ム変換器に関し、特に、入力端子と出力端子を独立分離
して有し、書き込み制御と読み出し制御を同時に行うこ
とができるランダムアクセスメモリを用いて、通信デー
タ信号列のフレーム変換を行うフレーム変換器に関する
(従来の技術) 従来、ディジタル通信分野において使用されているフレ
ーム変換器においては、入力端子と出力端子が共通であ
りデータ信号の書き込みと読み出しを時分割で行うラン
ダムアクセスメモリ(以下、シングルボートRAMと記
述する)を用いて通信データ信号列のフレーム変換を行
っている。
シングルボートRAMはデータ信号の書き込みと読み出
しを同時に行うことができないため、2つのシングルボ
ートRAMを用いて、一方のシングルボートRAMにデ
ータ信号を書き込んでいる時に他方のシングルボートR
AMがらデータ信号を読み出すように交互に書き込み制
御と読み出し制御を行うことによって通信データ信号列
のフレーム変換を行っている。以下、フレーム変換器の
従来例について図面を参照して説明する。
第3図は従来のフレーム変換器の構成図であり、1−1
および1−2はシングルボートRAM、2−1および2
−2はバッファ回路、3は選択回路、4−1および4−
2は切替回路、5は書き込みアドレス信号発生回路、6
は読み出しアドレス信号発生回路、7は制御回路、8は
反転ゲート回路、9−1および9−2は入出力データバ
ス、101は入力信号列、+02は出力信号列、103
は基準信号、+04−1および104−2はアドレス信
号、+05は書き込みアドレス信号、106は読み出し
アドレス信号、+07−1および+07−2は書き込み
/読み出し制御信号、+08は制御信号(A)、109
は制御信号(B)である。
フレーム変換器へ入力された入力信号列+01はバッフ
ァ回路2−1および同2−2に入力される。
バッファ回路2−1の出力は入出力データバス9−1に
、バッファ回路2−2の出力は入出力データバス9−2
に接続されている。バッファ回路2−1は制御信号(A
)+08に基づいて入力信号列+01を入出力データバ
ス9−1上に出力するが、または、出力を高インピーダ
ンス状態にして入力信号列101 を入出力データバス
9−1上に出力しないかのいずれかの動作をする。同様
に、バッファ回路2−2は制御信号(B)109に基づ
いて入力信号列101を入出力データバス9−2上に出
力するか、または、出力しないかのいずれかの動作をす
る。制御信号(B ’) +09は反転ゲート回路8に
よって制御信号(A)1(Hを反転して得られた信号で
あり、従って、バッファ回路2−1が入力信号列101
を入出力データバス9−1上に出力している時はバッフ
ァ回路2−2は入力信号列101人出力データバス9−
2上に出力していない。
逆に、バッファ回路2−1が入力信号列+01を出力し
ていない時はバッファ回路2−2が入力信号列+01を
出力している。データバス9−1はシングルボートRA
M1−1の入出力共通端子(以下、I10端子と記述す
る)と選択回路3に接続され、データバス9−2はシン
グルボートRAM1−2のI10端子と選択回路3に接
続されている。バッファ回路2−1が入力信号列101
を出力していて、バッファ回路2−2が入力信号列10
1を出力していない状態においては、シングルボートR
AMl−1が書き込み状態に、シングルボートRAMl
−2が読み出し状態になるように制御される。逆に、バ
ッファ回路2−1が入力信号列+01を出力していない
で、バッファ回路2−2が入力信号列101を出力して
いる状態においては、シングルボートRAM 1−1が
読み出し状態に、シングルボートRAMl−2が書き込
み状態になるように制御される。シングルボートRAM
l−1は書き込み/読み出し制御信号107−1によっ
て書き込み状態又は読み出し状態に制御され、シングル
ボートRAMl−2は書き込み/読み出し制御信号+0
7−2によって書き込み状態又は読み出し状態に制御さ
れる。書き込み/読み出し制御信号107−1が書き込
みの制御をしている時は、書き込み/読み出し制御信号
!07−2は読み出しの制御をしている。逆に書き込み
/読み出し制御信号10.71が読み出しの制御をして
いる時は、書き込み/読み出し制御信号107−2が書
き込みの制御をしている。シングルボートRAM1−1
がバッファ回路2−1の出力であるデータバス9−1上
の入力信号列!01をI10端子から書き込んでいて、
シングルボートRAMl−2が記録している信号をI1
0端子からデータバス9−2上に出力している時は、選
択回路3は制御信号(A>108に基づいてデータバス
9−2上の信号を選択して出力信号列+02を出力する
。逆に、シングルボートRAM1−1が記録している信
号をI10端子からデータバス9−1上に出力している
時は、選択回路3はデータバス9−1上の信号を選択し
て出力信号列+02を出力する。シングルボートRAM
 1−1(又は同1−2)へ与えられるアドレス信号+
04−1(又は同+04−2)は切替回路4−1〈又は
同42)から出力される。切替回路4−1(又は同4−
2)は、制御信号(A)10♂(又は制御信号(B )
 +09)に基づいて、入力の書き込みアドレス信号+
05と読み出しアドレス信号106とを切り替えてアド
レス信号+04−1  (又は同104−2)を出力す
る。書き込みアドレス信号発生回路5と読み出しアドレ
ス信号発生回路6は、それぞれ、基準信号!03に従っ
て書き込みアドレス信号+05と読み出しアドレス信号
106を発生し出力する。また、以上説明した書き込み
状態と読み出し状態を制御する信号、すなわち制御信号
(A)10gと書き込み/読み出し制御信号+07−1
および同+07−2は制御回路7で発生され、制御信号
(B)109は反転ゲート回路8によって制御信号(A
)108を反転して得られる。制御回路7は、基準信号
103に基づいて、基準信号+03の1周期毎に制御状
態が変わるように制御信号(A)10gと書き込み/読
み出し制御信号107−1および同107−2を発生す
る。
このようにして、2つのシングルボートRAM1−1お
よび同1−2を、基準信号103の1周期毎に、交互に
書き込み状態と読み出し状態とに制御して、入力信号列
101をフレーム変換して出力信号列+02を得ている
0例えば、シングルポートRAM1−1が書き込み状態
、シングルボートRAMl−2が読み出し状態にある周
期においては、入力信号列+01はバッファ回路2−1
からデータバス9−1上に出力され、シングルボートR
AM1−1に書き込まれ、シングルボートRAM2−2
から読み出されてデータバス9−2上に出力された信号
が選択回路3により出力信号列+02として出力される
。この時、シングルボー)RAM 1−1に与えられた
アドレス信号104−1は、切替回路4−1によって切
替出力された書き込みアドレス信号+05となっており
、シングルボートRAM1−2に与えられたアドレス信
号104−2は、切替回路4−2によって切替出力され
た読み出しアドレス信号+06となっている。入力信号
列101がシングルボートRAM1−1のアドレス信号
104−1(すなわち、書き込みアドレス信号105)
に従って順次シングルボートRAM1−1のメモリセル
に書き込まれる一方、シングルボートRAMl−2のメ
モリセルからは、フレーム変換則に従った任意のアドレ
ス信号104−2(すなわち、読み出しアドレス信号1
06)によって基準信号103の1つ前の周期に書き込
まれていた信号がフレーム変換則の順番で読み出される
。シングルボートRAM 1−1に書き込まれた入力信
号列10!は、基準信号+03の次の周期にシングルボ
ートRAM1−1が読み出し状態に切り替えられて、フ
レーム変換則の順番で読み出される0以上のように、シ
ングルボートRAMを2つ使用して、書き込み状態と読
み出し状態を交互に切り替えてフレーム変換を行ってい
た。
(発明が解決しようとする課題) しかしながら、上述した従来のフレーム変換器において
は、1つのシングルボートRAMに対して時分割で書き
込み制御と読み出し制御を交互に行う必要があるため、
一方のRAMからフレーム変換則に従って記録されてい
る信号を読み出して出力信号列を得ている周期では、他
方のシングルボートRAMに入力信号列を書き込み記録
していなければならない、従って、2つのシングルボー
トRAMを必要とするとともに、かつまた、2つのシン
グルボートRAMの入出力を制御するためにバッファ回
路および選択回路を必要とし、書き込みと読み出しのア
ドレスを切替制御するなめに切替回路を必要とし、さら
に、制御回路を必要とした。このため、フレーム変換器
の回路構成が複雑になるという問題点がある。
本発明の目的は、上記従来の技術の問題点を解決するた
め、入力端子と出力端子を独立して別々に有して書き込
みアドレス制御と読み出しアドレス制御を同時に行うこ
とが可能なランダムアクセスメモリ(以下、デュアルポ
ートRAMと記述する)を使用することにより、1つの
RAMの使用ですみ、かつまたバッファ回路や選択回路
のようなRAMへの入出力制御のための回路および書き
込みと読み出しのアドレスを切゛替制御するための回路
を必要としないで、簡単な回路構成でフレーム変換を行
うことができるフレーム変換器を提供することである。
(課題を解決するための手段) 本発明は、上記の目的を達成するために、次の手段構成
を有する。
すなわち、本発明によるフレーム変換器は、入力端子と
出力端子を独立して別々に有し、入力信号列を書き込む
アドレス制御と出力信号列を読み出すアドレス制御が互
いに独立したアドレス制御として同時に行うことが可能
なデュアルポートRAMと; 前記ディジタル信号列が
有するフレーム周期のN倍(Nは自然数)の周期を有す
る基準信号を入力として、前記デュアルポートRAMに
対して所定のフレーム変換則に従った書き込み制御をす
るための書き込みアドレス信号および書き込み制御信号
を出力する書き込み制御回路と;前記基準信号を入力と
して、前記デュアルポートRAMに対して所定のフレー
ム変換則に従った読み出し制御をするための読み出しア
ドレス信号および読み出し制御信号を出力する読み出し
制御回路と; を具備することを特徴とするものである
(作 用) 以下、上記手段構成を有する本発明のフレーム変換器の
作用を説明する。
フレーム変換器に入力された所定のフレーム構成を持っ
たディジタル信号列は、デュアルボー1・RAMの入力
端子に接続される。デュアルポートRAMは、入力端子
と出力端子を独立して別々に有しており、入力信号列を
書き込むアドレス制御と出力信号列を読み出すアドレス
制御が互いに独立したアドレス制御として同時に行うこ
とが可能なRAMである。入力端子に接続されたディジ
タル信号列は、書き込み制御回路から出力されてデュア
ルポートRAMに入力された書き込みアドレス信号およ
び書き込み制御信号による書き込み制御に従って、デュ
アルポートRAMの所定のアドレスのメモリセルに書き
込まれ記録される。
書き込み制御回路は、ディジタル信号列が有するフレー
ム周期のN倍(Nは自然数)の周期を有する基準信号を
入力として、ディジタル信号列をデュアルポートRAM
の所定のアドレスのメモリセルに書き込む制御を行うた
めの書き込みアドレス信号と書き込み制御信号を出力す
る。所定のアドレスのメモリセルに書き込む制御は、所
定のフレーム変換則に従った順番のアドレス指定によっ
てディジタル信号列を書き込み記録するように行われる
。デュアルポートRAMは書き込み動作と同時に読み出
し動作も行っている。読み出し制御回路から出力されて
デュアルポートRAMに入力された読み出しアドレス信
号および読み出し制御信号による読み出し制御に従って
、デュアルポートRAMの所定のアドレスのメモリセル
から記録されているディジタル信号列が読み出され出力
端子から出力される。読み出し制御回路は、基準信号を
入力として、記録されているディジタル信号列をデュア
ルポートRAMの所定のアドレスのメモリセルから読み
出す制御を行うための読み出しアドレス信号と読み出し
制御信号を出力する。
所定のアドレスのメモリセルから読み出す制御は、所定
のフレーム変換則に従った順番のアドレス指定によって
記録されているディジタル信号列を読み出すように行わ
れる。
以上のように、所定のフレーム変換則に従って、デュア
ルポートRAMの所定のアドレスのメモリセルにディジ
タル信号列を書き込む制御を行うと同時に、所定のアド
レスのメモリセルから記録されているディジタル信号列
を読み出す制御を行うことによって、容易にディジタル
信号列のフレーム変換が行われる。
(実 施 例) 次に、本発明のフレーム変換器の一実施例について図面
を参照して説明する。
第1図は本発明実施例のフレーム変換器の構成図であり
、10はデュアルポートRAM、11は書き込み制御回
路、12は読み出し制御回路、101は入力信号列、)
02は出力信号列、103は基準信号、+10は書き込
みアドレス信号、Illは書き込み制御信号、112は
読み出しアドレス信号、+13は読み出し制御信号であ
る。
フレーム変換器へ入力された入力信号列101はデュア
ルポートRAM10の入力端子へ接続されている。デュ
アルポートRAM10は、入力信号列!01をメモリセ
ルへ書き込む動作を行うと同時に、記録されているディ
ジタル信号をメモリセルから読み出し、入力端子と別に
独立している出力端子へ出力信号列102を出力する動
作を行う。
入力信号列+01の書き込みについては、書き込み制御
回路11から出力される書き込みアドレス信号+10お
よび書き込み制御信号II+に基づく書き込み制御によ
って行われるが、書き込みアドレス信号+10によって
指定されたアドレスのメモリセルに入力信号列101が
順次書き込まれ、また、書き込み制御信号111によっ
て入力信号列101の中のフレーム変換すべき信号のみ
が書き込まれる。
出力信号列lθ2の読み出しについては、読み出し制御
回路12から出力される読み出しアドレス信号112お
よび読み出し制御信号■3に基づく読み出し制御によっ
て行われるが、読み出しアドレス信号112によって所
定のフレーム変換則を満たす順番でメモリセルのアドレ
スが指定されて所定の信号配列となった出力信号列10
2が読み出され、また、読み出し制御信号+13によっ
て読み出しすべき時間のみに出力信号列102が読み出
される。
すなわち、書き込みアドレス信号110によって指定さ
れたアドレスのメモリセルに信号を書き込み記録し、そ
の同じメモリセルに対して、所定のフレーム変換則を満
たす順番の時間に読み出しアドレス信号112によって
アドレス指定して記録している信号を読み出しすれば、
入力信号列!θlと異なる所定のフレーム構成をもつ出
力信号列102を得ることができる。
次に、デュアルポートRAM10の書き込み制御と読み
出し制御とのタイミング関係について、第2図を参照に
して説明する。第2図は書き込み制御と読み出し制御の
タイミング図であり、103は基準信号、11O′は書
き込みアドレス信号(MSB)、112’は読み出しア
ドレス信号(MSB)である、ただし、M S B (
Mo5t 5iHHiciot l1itの略)はアド
レス信号の中の最上位信号を示している。また、基準信
号!03が入力信号列101のフレーム周期の2倍(N
=2の場合)の周期を持つ信号である場合を例にして示
している。基準信号103に従って、書き込み制御回路
11がら出力された書き込みアドレス信号llOと読み
出し制御回路12から出力された読み出しアドレス信号
112によりデュアルポートRAM10の書き込み/読
み出し制御が行われるが、第2図に示された基準信号1
03の第n周期(nは自然数)において、書き込みアド
レス信号(MSB)+10’が論理レベル“0”の時に
書き込まれた入力信号列101は、読み出しアドレス信
号(MSB)112’の論理レベル“0”の時にフレー
ム変換則に従った順番で読み出される。同様に、第n周
期の書き込みアドレス信号(MSB)110’が論理レ
ベル“1°°の時に書き込まれた入力信号列101は第
n+1周期の読み出しアドレス信号(MSB)+12’
の論理レベル“l”の時にフレーム変換則に従った順番
で読み出される0以上のような動作によって、入力信号
列101がフレーム変換されて出力信号列102が得ら
れる。
本発明の一実施例として、入力信号列の書き込みについ
ては順次書き込みの制御を行って、出力信号列の読み出
しについてはフレーム変換則に従った順番のアドレス指
定により読み出す場合を説明したが、書き込みについて
はフレーム変換則に従った順番のアドレス指定により入
力信号列を書き込み、読み出しについては順次読み出し
の制御を行う場合も可能であることは明らかである。
また、書き込みと読み出しの両方について、フレーム変
換則に従った順番のアドレス指定によって入力信号列の
書き込みと出力信号列の読み出しを行って、所定のフレ
ーム変換を行うことが可能であることも明らかである。
(発明の効果) 以上説明したように、本発明のフレーム変換器において
は、1つのデュアルポートRAMに対して入力信号列の
書き込み制御と出力信号列の読み出し制御を同時に行う
ことができる。従って、1つのRAMの使用ですみ、か
つまたRAMへの入出力制御のための回路および書き込
みと読み出しのアドレスを切替制御するための回路を必
要としない、その結果、簡単な回路構成でフレーム変換
回路が実現できるという効果があり、かつ信頼性が向上
するという効果がある。
【図面の簡単な説明】
第1図は本発明実施例のフレーム変換器の構成図、第2
図は書き込み制御と読み出し制御のタイミング図、第3
図は従来のフレーム変換器の構成図である。 1−1.1−2・・・・・・シングルボートRAM、2
−1.2−2・・・・・・バッファ回路、 3・・・・
・・選択回路、 4−1.4−2・・・・・・切替回路
、 5・・・・・・書き込みアドレス信号発生回路、 
6・・・・・・読み出しアドレス信号発生回路、 7・
・・・・・制御回路、8・・・・・・反転ゲート回路、
 9−1.9−2・・・・・・入出力データパス、 1
0・・・・・・デュアルボー1− RAM、 11・・
・・・・書き込み制御回路、 12・・・・・・読み出
し制御回路、 +01・・・・・・入力信号列、102
・・・・・・出力信号列、 +03・・・・・・基準信
号、+04−1,104−2・・・・・・アドレス信号
、 105・・・・・・書き込みアドレス信号、 10
6・・・・・・読み出しアドレス信号、 107−1,
107−2・・・・・・書き込み/読み出し制御信号、
 10♂・・・・・・制御信号(A)、 109・・・
・・・制御信号(B)、 110・・・・・・書き込み
アドレス信号、 11O′・・・・・・書き込みアドレ
ス信号(MSB)、II+・・・・・・書き込み制御信
号、 +12・・・・・・読み出しアドレス信号、 1
12′・・・・・・読み出しアドレス信号(MSB)、
 113・・・・・・読み出し制御信号。

Claims (1)

    【特許請求の範囲】
  1. ディジタル信号列のフレーム構成を変換するフレーム変
    換器において、入力端子と出力端子を独立して別々に有
    し、入力信号列を書き込むアドレス制御と出力信号列を
    読み出すアドレス制御が互いに独立したアドレス制御と
    して同時に行うことが可能なデュアルポートRAMと;
    前記ディジタル信号列が有するフレーム周期のN倍(N
    は自然数)の周期を有する基準信号を入力として、前記
    デュアルポートRAMに対して所定のフレーム変換則に
    従った書き込み制御をするための書き込みアドレス信号
    および書き込み制御信号を出力する書き込み制御回路と
    ;前記基準信号を入力として、前記デュアルポートRA
    Mに対して所定のフレーム変換則に従った読み出し制御
    をするための読み出しアドレス信号および読み出し制御
    信号を出力する読み出し制御回路と;を具備することを
    特徴とするフレーム変換器。
JP63170073A 1988-07-08 1988-07-08 フレーム変換器 Expired - Fee Related JPH0785547B2 (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02122741A (ja) * 1988-11-01 1990-05-10 Toshiba Corp 多重化フレーム変換回路
EP2725406A3 (en) * 2012-10-25 2014-07-16 Ricoh Imaging Company, Ltd. Zoom lens system

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2657482B1 (fr) * 1990-01-19 1993-12-31 Boyer Pierre Methode et systeme de lissage et de controle de debits de communications temporelles asynchrones.
JPH04120898A (ja) * 1990-09-11 1992-04-21 Fujitsu Ltd インバンド信号交換方式
JPH05276584A (ja) * 1991-09-26 1993-10-22 Fujitsu Ltd 多重化装置におけるタイムスロット並び換え装置
US5535197A (en) * 1991-09-26 1996-07-09 Ipc Information Systems, Inc. Shared buffer switching module
EP0537382A1 (en) * 1991-10-15 1993-04-21 ALCATEL BELL Naamloze Vennootschap Packet transfer control arrangement and related method
US5450401A (en) * 1992-06-23 1995-09-12 Nec Corporation Time slot switching device with a single data memory
ATE171585T1 (de) * 1992-07-31 1998-10-15 Siemens Ag Verfahren zum laden und prüfen des haltespeichers einer zeitstufe in einem koppelnetz einer digitalen zeitmultiplex-vermittlungsstelle
US5323390A (en) * 1992-10-20 1994-06-21 At&T Bell Laboratories Multirate, sonet-ready, switching arrangement
JPH06276214A (ja) * 1993-03-18 1994-09-30 Hitachi Ltd Stm信号とatm信号の混在処理方法およびスイッチシステム
US6259703B1 (en) 1993-10-22 2001-07-10 Mitel Corporation Time slot assigner for communication system
US5943324A (en) * 1994-01-11 1999-08-24 Ericsson, Inc. Methods and apparatus for mobile station to mobile station communications in a mobile satellite communication system
BR9607361A (pt) * 1995-03-10 1997-12-30 Ericsson Ge Mobile Inc Processo e sistema de comunicações por satélite móvel para proporcionar comunicações entre uma primeira estação móvel e uma segunda estação móvel
JP2000506689A (ja) * 1995-12-29 2000-05-30 エリクソン インコーポレイテッド 時間圧縮トランスポンダ
DE19611236C1 (de) * 1996-03-21 1996-11-21 Siemens Ag Verfahren zur Zuordnung von Zeitlagen zu einer Mehrkanal-Verbindung in einer Vermittlungseinrichtung
US6307565B1 (en) * 1998-12-23 2001-10-23 Honeywell International Inc. System for dual buffering of asynchronous input to dual port memory for a raster scanned display
US6271866B1 (en) 1998-12-23 2001-08-07 Honeywell International Inc. Dual port memory system for buffering asynchronous input to a raster scanned display
JP3455474B2 (ja) * 1999-08-27 2003-10-14 株式会社沖コムテック ディジタル交換装置およびその装置のデータ交換方法
US7187673B2 (en) * 2000-12-18 2007-03-06 Koninklijke Philips Electronics N.V. Technique for creating a machine to route non-packetized digital signals using distributed RAM
US6973078B2 (en) * 2001-04-20 2005-12-06 Sun Microsystems, Inc. Method and apparatus for implementing low latency crossbar switches with integrated storage signals
US20050094654A1 (en) * 2003-10-31 2005-05-05 Oz Weisler Switching matrix

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119996A (ja) * 1982-12-25 1984-07-11 Fujitsu Ltd マルチポ−トメモリを用いた時間スイツチ方式
JPS61192139A (ja) * 1985-02-20 1986-08-26 Nec Corp フレ−ム変換回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3639693A (en) * 1968-11-22 1972-02-01 Stromberg Carlson Corp Time division multiplex data switch
US4214128A (en) * 1978-09-28 1980-07-22 Western Geophysical Co. Of America Method and apparatus for demultiplexing multiplexed seismic data
US4450557A (en) * 1981-11-09 1984-05-22 Northern Telecom Limited Switching network for use in a time division multiplex system
US4545052A (en) * 1984-01-26 1985-10-01 Northern Telecom Limited Data format converter
FR2589656B1 (fr) * 1985-07-03 1987-12-11 Servel Michel Procede et dispositif de conversion de multitrame de canaux numeriques en multitrame de paquets
GB2182228A (en) * 1985-10-02 1987-05-07 Gen Electric Plc Signal handling device
US4748618A (en) * 1986-05-21 1988-05-31 Bell Communications Research, Inc. Telecommunications interface
CA1262274A (en) * 1986-06-20 1989-10-10 Randall D. Kun Isdn d channel handler
US4782479A (en) * 1986-09-08 1988-11-01 Rockwell International Electronic digital crossconnect system
CA1311818C (en) * 1987-12-29 1992-12-22 Nec Corporation Time division switching for multi-channel calls using two time switch memories acting as a frame aligner

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119996A (ja) * 1982-12-25 1984-07-11 Fujitsu Ltd マルチポ−トメモリを用いた時間スイツチ方式
JPS61192139A (ja) * 1985-02-20 1986-08-26 Nec Corp フレ−ム変換回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02122741A (ja) * 1988-11-01 1990-05-10 Toshiba Corp 多重化フレーム変換回路
EP2725406A3 (en) * 2012-10-25 2014-07-16 Ricoh Imaging Company, Ltd. Zoom lens system
US9696530B2 (en) 2012-10-25 2017-07-04 Ricoh Imaging Company, Ltd. Zoom lens system

Also Published As

Publication number Publication date
GB2221368B (en) 1992-05-27
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JPH0785547B2 (ja) 1995-09-13
US5130979A (en) 1992-07-14

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